FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法

• Item type: SIG Technical Reports(1)
• 公開日: 2014-11-19
• タイトル: FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法
• タイトル / 言語: en
• タイトル: A Floorplan-aware High-level Synthesis Algorithm Utilizing Interconnection Delay Characteristics in FPGA Designs
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: タイミング設計手法
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属(英): en
• 著者所属(英): Grad. of Computer Science and Communications Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Grad. of Computer Science and Communications Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Grad. of Computer Science and Communications Engineering, Waseda University
• 著者名: 藤原, 晃一; 柳澤, 政生; 戸川, 望
• 著者名(英): Koichi, Fujiwara; Masao, Yanagisawa; Nozomu, Togawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，画像処理や通信プロトコル処理などデータを高速処理する必要がある場面で，高位合成を利用した FPGA 設計が増加している．しかし，LSI プロセスの微細化に伴って配線遅延のボトルネックが深刻化しており，FPGA においても例外では無い．また，FPGA ではマルチプレクサ （MUX） が回路の遅延・面積において大きなボトルネックである．高位合成を利用した FPGA 設計では，高位合成段階で配線遅延の考慮と MUX の削減を同時に実現することが強く求められる．FPGA は種類によって配線遅延特性が異なるため，配線遅延を見積もる際には FPGA の配線遅延特性を考慮する必要がある．本稿では，高位合成段階で MUX を削減・制限した上で，FPGA の配線遅延特性を考慮したフロアプラン指向高位合成手法を提案する．提案手法はバインデイングにおいて MUX の削減・制限を行い，FPGA におけるマルチプレクサのボトルネックを解決する．また，レジスタ分散型アーキテクチャの 1 つである HDR アーキテクチャを用いて，高位合成段階でモジュールの配置を行う．フロアプランの際に，FPGA での配線遅延特性を考慮した配線遅延距離を用いることで，適切に FPGA での配線遅延を見積もると共に，クリティカルパス遅延の小さいフロアプラン結果を実現する．提案手法は，従来手法と比較して配線遅延特性の顕著な FPGA において，スライス数を同程度にした上でレイテンシーを最大 6％，平均 3％ 削減した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, high-level synthesis (HLS) techniques for FPGA designs are required such as in image pro cessing and computerized stock tradings. With recent process scaling in FPGAs, interconnection delays become dominant in total circuit delays nevertheless I/O buffers and wire buffers are provided and each FPGA has a different interconnection delay characteristics. We need to consider interconnection delays based on interconnection delay characteristics in FPGA designs. In this paper, we propose a floorplan-aware high-level synthesis algorithm utilizing interconnection delay characteristics targeting FPGA designs. Our target architecture is HDR, one of distributed-register architectures, and then we can estimate interconnection delays correctly by utilizing interconnection delay characteristics in an FPGA chip. Further, we reduce multiplexers generated and also limit the total number of inputs to multiplexers in HLS process. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 6% compared with our previous approach.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2014-SLDM-168, 号 14, p. 1-6, 発行日 2014-11-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会