回路面積を考慮したSuspicious Timing Error Prediction 回路の挿入位置決定手法の改良と評価

• Item type: SIG Technical Reports(1)
• 公開日: 2014-11-19
• タイトル: 回路面積を考慮したSuspicious Timing Error Prediction 回路の挿入位置決定手法の改良と評価
• タイトル / 言語: en
• タイトル: An Effective Robust Design Using Improved Checkpoint Insertion Algorithm for Suspicious Timing-Error Prediction Scheme and its Evaluations
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: タイミング設計手法
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
• 著者所属: 早稲田大学高等研究所
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
• 著者所属(英): en
• 著者所属(英): Dept. of Conputer Science and Communications Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Waseda Institute for Advanced Study, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Conputer Science and Communications Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Conputer Science and Communications Engineering, Waseda University
• 著者名: 吉田, 慎之介; 史, 又華; 柳澤, 政生; 戸川, 望
• 著者名(英): Shinnosuke, Yoshida; Youhua, Shi; Masao, Yanagisawa; Nozomu, Togawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，半導体技術の進展に伴いタイミングエラー発生の危険性が増加している．STEP はタイミングエラーを事前に予測できる手法であるが，STEP 回路を挿入する位置が重要である．このような背景から、回路面積を考慮した STEP 回路の挿入位置決定手法を提案した．本手法では STEP 回路の個数を削減するために短いパスを無視するが，長いパスまで無視する可能性があった．また，短いパスに合わせて位置ラベルを付けるため，STEP 回路の挿入位置がパスの後半に偏る可能性があった．本稿では STEP 回路の挿入位置決定手法で用いる，短いパスの探索方法とラベル付けの方法を改良する．パスの長さを推定することで短いパスのみを無視できるため，これまで STEP 回路を挿入しなかった長いパスで発生するタイミングエラーが予測できる．また，任意の長さのパスに合わせたラベル付けもできるため，チェックポイントがバスの後半となることを防ぐ．改良した手法を複数の回路に対して適用し，最大動作周波数の向上を図る．実験結果より STEP 回路を入れない場合と比較して，最大動作周波数を平均 1.71 倍に向上させることができた．改良前の手法と比較すると，最大動作周波数を平均 1.15 倍に向上させることができた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As process technologies advance, process and delay variation causes a complex timing design and in-situ timing error correction techniques are strongly required. Suspicious timing error prediction (STEP) predicts timing errors by monitoring checkpoints by STEP circuits (STEPCs) and how to insert checkpoints is very important. We have proposed a network-flow-based checkpoint insertion algorithm for STEP. However, our algorithm may ignore long paths and insert checkpoints near the output. In this paper, we improve how to ignore short paths and set labels by estimating path lengths. Then, we can ignore only short paths and insert checkpoints into near the center of all long paths. We evaluate our algorithm by applying it to four benchmark circuits. Experimental results show that our proposed algorithm realizes an average of 1.71X overclocking compared with just inserting no STEPC. Furthermore, our improved algorithm realizes an average of 1.15X overclocking compared with our original algorithm.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2014-SLDM-168, 号 3, p. 1-6, 発行日 2014-11-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会