チップマルチプロセッサの同期付きキャッシュメモリに対するミスペナルティ隠蔽機構

• Item type: Journal(1)
• 公開日: 2006-02-15
• タイトル: チップマルチプロセッサの同期付きキャッシュメモリに対するミスペナルティ隠蔽機構
• タイトル / 言語: en
• タイトル: Mechanisms Hiding Miss Penalty for Cache Memory to Shared Variables with Synchronization on a Chip-multiprocessor
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 論文
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: 計算機アーキテクチャ
• 著者所属: 九州工業大学工学部
• 著者所属: 九州工業大学工学部
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering Kyushu Institute of Technology
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering Kyushu Institute of Technology
• 著者名: 山脇, 彰; 岩根, 雅彦
• 著者名(英): Akira, Yamawaki; Masahiko, Iwane
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: キャッシュミスペナルティの隠蔽はプロセッサの性能向上にとって重要であり，多くの研究がなされてきた．一方，TSVM キャッシュはチップマルチプロセッサにおいて，プロセッサコア間の同期通信を共有変数の一貫性制御と同時に実現し，より効率的な並列処理の実現を目指す．TSVM キャッシュは，タスク，および，スレッド間でのエントリの有効利用を考慮し，アドレスではなくタスクIDとスレッドID からなるタグでラインを指定する．さらに，外部に特殊なメモリを必要としないように，TSVM キャッシュがキャッシングする同期付き共
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: To hide cache miss penalty is important for improving a performance of processors. On a chip窶杜ultiprocessor, the TSVM cache performs inter窶菟rocessor communication and synchronization simultaneously with coherence maintenance to make parallel processing mo
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 47, 号 2, p. 566-581, 発行日 2006-02-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764