@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00102761,
 author = {藤原, 晃一 and 阿部, 晋矢 and 川村, 一志 and 柳澤, 政生 and 戸川, 望 and Koichi, Fujiwara and Shinya, Abe and Kazushi, Kawamura and Masao, Yanagisawa and Nozomu, Togawa},
 book = {DAシンポジウム2014論文集},
 month = {Aug},
 note = {近年，画像処理や通信プロトコル処理などデータを高速処理する必要がある場面で，高位合成を利用した FPGA 設計が増加している．既存の FPGA 向け高位合成手法として，FPGA でのモジュールの配置 （フロアプラン） を考慮した手法や，FPGA のマルチプレクサ （MUX） がボトルネックである特徴に着目し MUX を削減する手法がある．しかし，モジュールの配置と MUX の削減を同時に実現する手法は提案されていない．本稿では，FPGA 設計に HDR アーキテクチャを採用し，MUX を削減・制限する高位合成手法を提案する．提案手法では，レジスタ分散型アーキテクチャである HDR アーキテクチャを用いて，高位合成段階でモジュールの配置を考慮し，配線遅延を見積もる．また演算器バインディングでは MUX 数の削減を，レジスタバインディングでは MUX の入力数の制限を実現する．提案手法を計算機上に実装し，従来手法と比較した結果，スライス数を最大 38%，平均 17%削減，遅延を最大 9%，平均 5%削減を実現した．, Recently, high-level synthesis (HLS) techniques for FPGA designs are required in reconfigurable network processing and image processing. Conventional HLS algorithms for FPGA designs realize either module floorplan-driven HLS or reducing multiplexer's cost but no HLS algorithm targeting FPGAs realizes both of them. In this paper, we propose a floorplan-driven high-level synthesis algorithm for multiplexer reduction. By utilizing a distirbuted-register architecture called HDR architecture, we can easily consider module floorplan in HLS. In order to reduce multiplexer's cost, we propose a novel binding method called datapath-oriented scheduling/FU binding and utilize datapath-oriented register binding. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the number of slices by up to 38% and circuit delay by up to 9% compared with the conventional approach.},
 pages = {109--114},
 publisher = {情報処理学会},
 title = {フロアプランを考慮したマルチプレクサ削減FPGA高位合成手法},
 volume = {2014},
 year = {2014}
}