2026-04-17T15:57:04Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00233404 2025-01-19T10:06:36Z 1164:1579:11464:11527

マルチコアRISC-Vプロセッサ用コンテキストキャッシュの設計 Context Cache Design for Multicore RISC-V Processors 山澤, 彪 伊藤, 務 水頭, 一壽 山﨑, 信行 Akira, Yamazawa Tsutomu, Itou Kazutoshi, Suito Nobuyuki, Yamasaki プロセッサ・アーキテクチャ 昨今，プログラムは複数のスレッドを用いて処理が実行される場合が多い．スレッドを複数用いて実行する場合，プロセッサ上で実行するスレッドを交換する際にコンテキストスイッチが発生する．この処理には，一般的に数百クロックかかる．コンテキストスイッチが頻繁に発生するようなプログラムでは性能を低下させる要因となる．コンテキストスイッチのオーバヘッドはオンチップの専用キャッシュであるコンテキストキャッシュを用いることで削減することができる．本研究ではマルチコア RISC-V プロセッサ用のコンテキストキャッシュを設計し，擬似的なスレッドの同時実行を行った．そして，コンテキストキャッシュの有効性をプログラムで評価したところ，提案手法によってコンテキストスイッチのオーバヘッドを削減することができた． Today, programs are executed using multiple threads. When multiple threads are used for execution, a context switch occurs when the threads are exchanged. The context switch saves the information necessary for the computation (context) to memory and retrieves the context of the next thread from memory. This process results in a large overhead. The context switch overhead can be reduced by using a on-chip cache, the context cache. In this study, we designed the context cache for multi-core RISC-V processors. The results were evaluated with and without the context cache. The proposed method reduces the overhead of context switches. technical report 情報処理学会 2024-03-14 application/pdf 研究報告システム・アーキテクチャ（ARC） 19 2024-ARC-256 1 6 2188-8574 AN10096105 https://ipsj.ixsq.nii.ac.jp/record/233404/files/IPSJ-ARC24256019.pdf jpn