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          <dc:title>高位合成ツールCyberWorkBenchを用いたマルチFPGA設計環境</dc:title>
          <dc:title>Multi-FPGA design environment using CyberWorkBench, a high-level synthesis tool</dc:title>
          <dc:creator>鈴木, 裕章</dc:creator>
          <dc:creator>高橋, 渡</dc:creator>
          <dc:creator>若林, 一敏</dc:creator>
          <dc:creator>天野, 英晴</dc:creator>
          <dc:creator>Hiroaki, Suzuki</dc:creator>
          <dc:creator>Wataru, Takahashi</dc:creator>
          <dc:creator>Kazutoshi, Wakabayashi</dc:creator>
          <dc:creator>Hideharu, Amano</dc:creator>
          <dc:subject>高位合成と配置配線</dc:subject>
          <dc:description>複数の FPGA ボードを直接高速シリアルリンクで接続したマルチ FPGA システムは，MEC (Multi-edge access Computing) 用の計算ノードとして注目されているが，マルチ FPGA システムでの開発ではアプリケーションの分割を人力で行わなくてはならない．また，分割後もボード間の通信路を設定するテーブルを人手で作る必要があり，使用するボードによって通信路の経路が変わってしまう場合には，その都度変更する必要がある．本稿ではマルチ FPGA システム MKUBOS クラスタを対象として，高位合成ツール CyberWorkbench(CWB) と SystemC を用いてアプリケーションの分割及び，実機実装時に使用する通信路設定テーブルの自動生成を行うことで，マルチ FPGA ボード設計環境のフローを改善した．LeNet のプログラムを実装し，手動で分割時に 78.890[ms]，改善された設計フローを使用した場合に 78.892[ms] という評価を得て，手動で分割した場合に対しても性能が落ちず，設計フローを使用することで手間と時間が節約できることを示した．</dc:description>
          <dc:description>technical report</dc:description>
          <dc:publisher>情報処理学会</dc:publisher>
          <dc:date>2023-01-16</dc:date>
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          <dc:identifier>研究報告システムとLSIの設計技術（SLDM）</dc:identifier>
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          <dc:identifier>2023-SLDM-201</dc:identifier>
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