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oai:ipsj.ixsq.nii.ac.jp:00198567 2025-01-19T21:59:01Z 1164:6389:9696:9867

乗法的オフセットに基づく高効率AESハードウェアアーキテクチャの設計 Design of Highly Efficient AES Hardware Architectures Based on Multiplicative-Offset 上野, 嶺 森岡, 澄夫 三浦, 典之 松田, 航平 永田, 真 Shivam, Bhasin Yves, Mathieu Tarik, Graba Jean-Luc, Danger 本間, 尚文 Rei, Ueno Sumio, Morioka Noriyuki, Miura Kohei, Matsuda Makoto, Nagata Shivam, Bhasin Yves, Mathieu Tarik, Graba Jean-Luc, Danger Naofumi, Homma 本稿では高効率 AES ハードウェアアーキテクチャの設計を示す．提案アーキテクチャはレジスタリタイミングや命令順序交換に加え，本稿で新たに提案する線形演算の最適化手法である乗法的オフセットを用いることで高いスループット面積効率を達成する．さらに本稿では，論理合成の結果から，提案する AES 暗復号ハードウェアと AES 暗号化ハードウェアはそれぞれ既存手法よりも約 51-57 %と 58-64 %高いスループット面積効率を有することを示す． This paper presents high throughput / gate hardware architectures. In order to achieve a high area-time efficinecy, the proposed architectures employ a new trick for optimizing construction of linear operations named multiplicative-offset, in addition to register-retiming and operation-reordering techniques. As a result of logic syntheses, we confirm that the proposed AES encryption /decryption hardware and encryption hardware acheive approximately 51-57% and 58-64% higher efficiency than conventional ones, respectively. technical report 情報処理学会 2019-07-16 application/pdf 研究報告セキュリティ心理学とトラスト（SPT） 59 2019-SPT-34 1 8 2188-8671 AA12628305 https://ipsj.ixsq.nii.ac.jp/record/198567/files/IPSJ-SPT19034059.pdf jpn