2026-05-21T17:42:40Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00187453 2025-01-20T02:15:52Z 1164:2240:9411:9464

Knights LandingにおけるTilied 3D FDTDカーネルの性能評価 深谷, 猛 岩下, 武史 アプリケーション 3 次元 FDTD 法は高周波電磁場解析において頻繁に用いられる数値計算手法であり，その計算パターンは反復型ステンシル計算に分類される．そのため，計算機のメモリアバンド幅に性能が律速し，それに対して，時空間タイリングによりメモリアクセスコストを軽減し，性能向上を図る試みが研究されている．これまで，著者らは，3 次元 FDTD 法に対して，タイルレベルの並列処理を有する時空間タイリング手法を研究しており，最新のマルチコア CPU 環境で，その効果を確認している．本稿では，代表的なメニーコア CPU である，Knights Landing 世代の Intel Xeon Phi プロセッサ （KNL） 上で，3 次元 FDTD 法に対する時空間タイリングの効果を検証した結果を報告する．KNL は MCDRAM と呼ばれる高速メモリを有しているなど，汎用 Xeon とは異なった特徴を持っている．そのため，これまでの時空間タイリング手法をそのまま適用しても，十分な効果が得られるとは限らない．今回の性能評価では，汎用 Xeon 向けに開発した，時空間タイリングを用いたプログラムコードをそのまま KNL に移植し，タイルサイズのチューニングのみを行った．そのため，MCDRAM 上にデータを配置した素朴な実装に対して，性能向上を確認することができなかったが，適切なタイルサイズの選択について，汎用 Xeon の場合とは異なる傾向を確認することができるなど，今後のプログラム改良に有益な知見を得ることができた． technical report 情報処理学会 2018-04-30 application/pdf 研究報告ハイパフォーマンスコンピューティング（HPC） 6 2018-HPC-164 1 9 2188-8841 AN10463942 https://ipsj.ixsq.nii.ac.jp/record/187453/files/IPSJ-HPC18164006.pdf jpn