2026-05-13T19:28:31Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00186462 2025-01-20T02:36:11Z 1164:2822:9431:9432

組込みリアルタイム処理用IO Coreプロセッサのコンテキストキャッシュの設計 Design of Context Cache on IC Core Processor for Embedded Real-Time Systems 原村, 颯 宍戸, 開 山崎, 信行 So, Haramura Haruki, Shishido Nobuyuki, Yamasaki 組み込み 組込みリアルタイムシステムでは，時間制約を守りながらタスクを実行する必要がある．しかし，組込みプロサッサは汎用プロセッサと比べクロック周波数が低く，既存のコンテキストスイッチにおいて時間がかかる．組込みリアルタイム向けプロセッサとして研究開発されている RMTP は，コンテキストスイッチを行うハードウェア機構であるコンテキストキヤシュが設計されており，主記憶へのロードやストアを行わず，4 クロックサイクルでコンテキストスイッチが可能である．一方，RMTP の I / O 制御を行うために研究開発されている IO Core プロセッサは，コンテキストキャッシュが設計されていないためにリアルタイム性に課題が残っている．本論文では，IO Core プロセッサにコンテキストキャッシュの設計を行う．評価において，コンテキストスイッチに要するクロックサイクルと時間が削減できたことを示す． It is commonly thought that context switch takes thousands of clock cycles. However, embedded processor takes longer overhead of context switch than general purpose processor. To determine weather reduce clock cycles for context switch, here we design a hardware mechanism that can perform context switch on 10 Core processor. New designed 10 Core takes only 4 clock cycles for context switch. Compare with used design, we measured higher CPU utilization and less task jitter. These result shows that context cache helps their schedulability. This investigation provide efficient mechanism to reduce context switch overhead for embedded real-time processor. technical report 情報処理学会 2018-02-28 application/pdf 研究報告組込みシステム（EMB） 40 2018-EMB-47 1 5 2188-868X AA12149313 https://ipsj.ixsq.nii.ac.jp/record/186462/files/IPSJ-EMB18047040.pdf jpn