2026-05-12T18:28:36Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00178690 2025-01-20T05:02:03Z 1164:2036:9049:9152

隣接するブロック間のみに配線をもつFPGAに対する配置配線手法 Mapping and routing method for the FPGA which has wires between only neighbor blocks 丸岡, 大浩 藤田, 昌宏 Tomohiro, Maruoka Masahiro, Fujita 物理・レイアウト設計 FPGA の集積度が増すにつれ，FPGA の低コスト化と高速化が進んだ一方でタイミングクロージャ問題が大きな課題となっている．そこでタイミングクロージャ問題が原理的に生じないようにするため，隣接する論理ブロック間のみに配線を持つ FPGA のモデルについて検討した．本論文では配置配線の際の制約を整数線形計画問題 （ILP） として定式化することにより配置配線を行う手法を提案し，実際にベンチマーク回路を用いてモデルの FPGA に対する配置配線が可能か否かを確かめた． technical report 情報処理学会 2017-05-03 application/pdf 研究報告システムとLSIの設計技術（SLDM） 5 2017-SLDM-180 1 6 2188-8639 AA11451459 https://ipsj.ixsq.nii.ac.jp/record/178690/files/IPSJ-SLDM17180005.pdf jpn