2026-05-13T19:04:29Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00177036 2025-01-20T05:38:38Z 1164:2036:9049:9050

新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用 A New Residue Addition Algorithm Using Signed-Digit Numbers and Its Application to RSA Encryption 石川, 和誠 田中, 勇樹 魏, 書剛 Kazumasa, Ishikawa Yuuki, Tanaka Shugang, Wei 専用システムとアクセラレータ 本研究では，長い語長を有する剰余算術演算のため，SD (Signed - Digit) 数を用いた新しい剰余加算アルゴリズムを提案する．本提案のアルゴリズムでは，従来の剰余演算に用いられる法 m (2ⁿ-1<m<2ⁿ)の代わりに，剰余パラメータµ(=m-2ⁿ)を用いることで，n桁の剰余 SD 数加算を高速に行うことができる．そして，0.18µCMOS ゲートアレイ設計を前提とした剰余 SD 数加算器を内蔵した RSA 暗号処理プロセッサの構成を検討し，鍵のサイズを 2048 ビットとした場合でも，高速な暗号処理が実現できることを明らかにした． In this paper, we presented a new residue addition algorithm using Signed-Digit (SD) numbers for the applications such as RSA encryption with very long word-length. In the proposed algorithm, for the high-speed residue SD addition with n digits, a residue parameter : µ(= m — 2ⁿ) is used for the residue operation instead of using m(2ⁿ-1< m < 2ⁿ), which is the modulus in the residue arithmetic system. We apply the residue SD addition circuits to implement a RSA encryption processor by using a library with 0.18/µm CMOS VLSI technology. The design results show that high speed encryption can be achieved by using the proposed SD arithmetic architecture. technical report 情報処理学会 2017-01-16 application/pdf 研究報告システムとLSIの設計技術（SLDM） 26 2017-SLDM-178 1 6 2188-8639 AA11451459 https://ipsj.ixsq.nii.ac.jp/record/177036/files/IPSJ-SLDM17178026.pdf jpn