2026-03-08T01:16:00Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00174545 2025-01-20T06:39:32Z 6164:6165:7651:8901

電源ノイズ削減のためのマルチコアプロセッサ向けクロックゲーティング機構の提案 An Efficient Clock-Gating Mechanism for Multi-Core Processor to reduce Power Supply Noise 川部, 純 武内, 良典 劉, 載勲 今井, 正治 Jun, Kawabe Yoshinori, Takeuchi Jaehoon, Yu Masaharu, Imai システムレベル設計 タスクの並列処理により高速化を達成するマルチコアプロセッサは消費電流の変化量が大きく，消費電流の変化が電源ノイズを大きくさせる原因となっている．電源ノイズはチップの誤動作を引き起こしプロセッサの信頼性を低下させる．本稿では消費電力の削減手法であるクロックゲーティングをコアに対して適用し，プロセッサの電流変化量を動的に抑制する機構を提案する．提案する機構により，プロセッサの性能低下を抑えつつ電流変化量を一定以下に保証する．実験により 4 コアマルチプロセッサの性能低下を最大 7%に抑えることを確認した．提案するクロックゲーティング機構により，性能低下が起きない条件下で，電流変化量を 2 ビット実装の場合 41.2%，3 ビット実装の場合 37.3%，4 ビット実装の場合 35.1%削減することを確認した． Multi-core processors achieve high performance by parallel processing of tasks. However, the large amount of current change of multi-core processors makes power supply noise large. Power supply noise causes low reliability of the processor. This paper proposes a mechanism which dynamically suppresses the amount of current change of the processor by controlling the execution of cores using clock-gating. The mechanism guarantees the amount of current change under certain level keeping performance. Evaluation results show that the performance degradation of 4 core multi-processor was within 7% by proposed mechanism, and amount of current change was reduced 41.2% by 2-bit implementation, 37.3% by 3-bit implementation, 35.1% by 4-bit implementation, respectively. conference paper 情報処理学会 2016-09-07 application/pdf DAシンポジウム2016論文集 29 2016 151 156 https://ipsj.ixsq.nii.ac.jp/record/174545/files/IPSJ-DAS2016029.pdf jpn