2026-05-13T01:33:38Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00091041 2025-01-21T15:43:56Z 1164:3925:7119:7120

公開鍵暗号ハードウェアのための多ビット乗算器について On A Large-scale Multiplier for Public Key Cryptographic Hardware 白勢, 政明 木村, 圭吾 村山, 広行 加藤, 翔 小林, 悠太 畠山, 遼平 Masaaki, Shirase Keigo, Kimura Hiroyuki, Murayama Shou, Kato Yuta, Kobayashi Ryohei, Hatakeyama 暗号・暗号実装 多くの公開鍵暗号は多ビット整数乗算を必須とするため，乗算器の性能はそれらのためのハードウェアの性能に影響を与える．Wallace tree 乗算器は，ビット数を n とし配線遅延を無視すると，処理時間は log n に比例する．従って例えば，正しく設計するならば 64 ビット乗算器と 128 ビット乗算器との処理時間の差は理論的にはわずかである．本稿は，配線遅延以外の性能が予定通りとなり，ハードウェアの記述が容易な，更にパイプライン化が容易な，任意のビット数の Wallace tree 乗算器の構成法を提案する． Performance of multipliers influences one of hardwares for many public key cryptographies because such cryptographies require many large-bit integer multiplications. It is known that processing time of n bit Wallace tree multiplier is proportional to log n ignoring wiring delay. Therefore, the difference between processing time of 64 bit multiplier and one of 128 bit multiplier is a little in theory when multipliers are correctly designed. This paper proposes a design method of Wallace tree multiplier with arbitrary bit which has easy hardware description and correctness, and can be easily pipelined. technical report 情報処理学会 2013-03-07 application/pdf 研究報告コンピュータセキュリティ（CSEC） 8 2013-CSEC-60 1 8 AA11235941 https://ipsj.ixsq.nii.ac.jp/record/91041/files/IPSJ-CSEC13060008.pdf jpn