2026-06-16T11:48:52Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00024638 2025-01-22T19:51:02Z 1164:1579:1701:1706

高並列計算機CAP - IIのメッセージコントローラ A Message Controller for a Highly Parallel Processor, CAP - II 清水, 俊幸 石畑, 宏明 堀江, 健志 Toshiyuki, Shimizu Hiroaki, Ishihata Takeshi, Horie 高並列計算機CAP?IIのプロセッサエレメント（セル）を構成するマイクロプロセッサ(ARC?)とキャッシュメモリ，大容量メモリ，I/OデバイスをインタフェースするLSI，メッセージコントローラ(）を開発した．数値シミュレーションや映像生成を対象としたCAP?IIの特徴を踏まえ，通信デバイスの転送能力にあった十分な量のデータをセルの計算能力を損なうことなく供給できるようにした．MSCには，キャッシュコントローラも集積するため，その動作情報を利用したメッセージ送信（ラインセンド）も実現した．本報告では，MSCが提供するこれらの機能について述べる． We developed a message controller (MSC) for a highly parallel processor, CAP-II. The MSC realize interface among a microprocessor (SPARC-IU), cache memories, dynamic RAM modules and I/O devices. It is designed to supply enough data to I/O devices without penalties to calculation. Its design is based on CAP-II architecture, which handles image generations and numerical simulations. A cache controller, which is also incorporated in the MSC, makes it possible to execute a special message transfer (line send). We present the architecture and performance of the MSC. technical report 情報処理学会 1990-07-18 application/pdf 情報処理学会研究報告計算機アーキテクチャ（ARC） 60(1990-ARC-083) 1990 235 240 AN10096105 https://ipsj.ixsq.nii.ac.jp/record/24638/files/IPSJ-ARC90083040.pdf jpn