2026-05-20T00:27:54Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00024299 2025-01-22T19:58:52Z 1164:1579:1673:1675

超並列プロトタイプ計算機JUMP - 1の構想 Overview of a Massively Parallel Computer Prototype : JUMP - 1 平木, 敬 天野, 英晴 久我, 守弘 末吉, 敏則 工藤, 知宏 中島, 浩 中條拓伯 松田, 秀雄 松本, 尚 森, 眞一郎 Kei, Hiraki Hideharu, Amano Morihiro, Kuga Toshinori, Sueyoshi Tomohiro, Kudoh Hiroshi, Nakashima Hironori, Nakajo Hideo, Matsuda Takashi, Matsumoto Shin-Ichiro, Mori 本稿では超並列プロトタイプ計算機JUMP?1のアーキテクチャについて概説する。JUMP?1は効率的な分散共有メモリの実現を最大の目的として設計されており，メモリ・アクセスのレイテンシ削減のために様々な機構が用意されている。例えば3レベルのキャッシュはinvalidateとupdateの双方のコヒーレンス・プロトコルをサポートするとともに，プロセッサ間での高速な通信/同期のための機能を備えている。またメモリの一貫性の分散管理に適したスケーラブルなネットワークを提案し，従来のものに比べて高い性能が得られることを評価によって確認した。さらに，画像や大規模ファイルの高速な入出力のために，JUMP?1には多数のシリアル・リンクを用いたスケーラブルなI/Oシステムも備えられている。 This paper summarizes the architecture of a massively parallel computer, JUMP-1. The most important objective of the JUMP-1 is the implementation of an efficient distributed shared-memory system reducing access latency. To cope with it, we introduced a three level cache system not only managing its coherency by both invalidate and update protocols, but also providing inter-processor communication and synchronization mechanism. We also proposed a scalable interconnection network fit for the distributed management of memory consistency, and a scalable I/O system for high speed image and file processing. As for the interconnection network, the performance evaluation result shows its advantage to conventional scalable networks. technical report 情報処理学会 1993-10-21 application/pdf 情報処理学会研究報告計算機アーキテクチャ（ARC） 91(1993-ARC-102) 1993 73 84 AN10096105 https://ipsj.ixsq.nii.ac.jp/record/24299/files/IPSJ-ARC93102010.pdf jpn