2026-03-09T15:55:47Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00240521 2025-01-19T07:57:13Z 1164:2036:11466:11785

Double Diffusion Break FinFETプロセスにおける面積ペナルティを軽減するセル内トランジスタ再配置法 Area Penalty Mitigation by Inter-cell Transistor Reordering in Double Diffusion Break FinFET Process 西澤, 真一 木村, 晋二 Shinichi, Nishizawa Shinji, Kimura 本論文では Double Diffusion Break FinFET プロセスにおける面積ペナルティを軽減させるための，セル内のトランジスタの再配置法について述べる．第一世代の FinFET プロセスでは隣接セル間のリーク電流を遮断するために，Double Diffusion Break が必要であったが，2 つのダミートランジスタが必要であり面積オーバーヘッドが大きい課題があった．本論文ではセル内のトランジスタ配置を変更する事で，Double Diffusion Break が必要なルールにおいて積極的に Single Diffusion Break を適用する事で，セル内の面積ペナルティを削減する．ベンチマーク回路による実験の結果，提案方法を用いる事で平均的に 4.4% 回路面積を削減することがで来た． This paper proposes standard cell layout style and transistor reordering algorithm to reduce the area penalty in the double-diffusion break FinFET process. First generation of FinFET process technology requires a double-diffusion break to shutdown leakage current under the dummy gate, however it need two the dummy gates at the cell edge and requires large area. This penalty can be mitigated by sharing the common VDD/VSS diffusions at neighbour cells to reduce the use of double diffusion break. We propose a FinFET cell layout style and transistor reorder algorithm which shares same VDD/VSS nodes can be shared with adjacent cells. Experimental result show that the proposed cell library with new layout style and reordering algorithm achieves 4.40% area reduction in average. I. 情報処理学会 2024-11-05 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/240521 2188-8639 AA11451459 研究報告システムとLSIの設計技術（SLDM） 2024-SLDM-207 39 1 6 https://ipsj.ixsq.nii.ac.jp/record/240521/files/IPSJ-SLDM24207039.pdf application/pdf 1.3 MB 2026-11-05