2026-03-13T05:45:42Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00237626 2025-01-19T08:49:17Z 1164:1579:11464:11703

FPGAクラスタを用いたTMR/DMR可変ソフトエラー対策冗長化システム TMR/DMR adaptive soft-error tolerant redundant system using FPGA cluster 大村, 抱夢 難波, 一輝 Homu, Omura Kazureru, Namba マルチFPGAシステム 近年，半導体デバイスの微細化，動作電圧の低下により，ソフトエラーの発生率が増加している．また，製造後に設計者が回路の構成をプログラムできるFPGA は，その柔軟性や消費電力性能の高さから様々な場所で利用されている．本研究では FPGA クラスタにおいて，TMR とDMR を状況に応じて切り替えることで，エラー訂正が可能であり，より効率的にデバイスを利用することができる冗長化システムを提案する．また，高位合成を用いて回路を設計し，FPGA クラスタ上に提案手法の一部を実装した．実際に動作を確認した結果，DMR から TMR への移行とエラーの訂正までを正しく実装することができていた． In recent years, the probability of soft error occurrence has increased due to the miniaturization of semiconductor devices and reduced operating voltages. FPGAs enable designers to program circuit configurations after manufacturing and have flexibility and high power consumption performance. Thus, FPGAs are used for various purposes. This study has presented a redundant FPGA cluster system with error correction capability and archives more efficient use of devices by switching between TMR and DMR according to the situation. We implemented a high-level synthesized circuit and applied the proposed method to an FPGA cluster. This experimentation with the implemented system verified that the reconfiguration from DMR to TMR in the proposed system worked correctly. 情報処理学会 2024-08-01 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/237626 2188-8574 AN10096105 研究報告システム・アーキテクチャ（ARC） 2024-ARC-258 32 1 5 https://ipsj.ixsq.nii.ac.jp/record/237626/files/IPSJ-ARC24258032.pdf application/pdf 1.9 MB