2026-06-13T18:46:31Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00227367 2025-01-19T12:11:46Z 6164:6165:7651:11316

Double-Split-output Latchを用いたSemi-Static TSPC DFFのLSI試作と評価 柏森, 風介 坂, 一哲 佐々木, 敬泰 回路設計 DFF はスタンダードセル部における専有面積，消費電力が大きく，その高性能化はチップ全体の性能に大きく貢献する．そこで高性能低消費電力 DFF 回路として高性能セミスタティック TSPC (High-Performance Semi-Static TSPC : HSTSPC) DFF が提案されている．HSTSPC DFF はクロックの片相のみを利用する TSPC 回路および，マスターかスレーブのどちらかのみがダイナミック回路で構成されるセミスタティック回路によって低消費電力を実現している．しかしながら，HSTSPC DFF には NMOS と PMOS のトランジスタ数が一致しておらず集積度を落とさずにレイアウトをすることが困難である，マスターラッチからの書き込みを高速に行うことができないといった問題点がある．そこで，これらの問題を解決するためにDouble Split-output Semi-static TSPC (DSSTSPC) DFF が提案されている．この DFF は Split-output Latch という構造を並列に用いることで，トランジスタ数を均一化し，さらにマスターラッチからの出力と反転出力を高速に書き込みすることができるという特徴を持つ．しかしながら，DSSTSPC DFF はこれまでシミュレーション評価しか行われておらず，実 LSI による評価がされていないという問題点があった．そこで，本研究では IoT や 組み込み機器での利用を想定して Phenitec 0.6μm CMOS プロセスを用いて実際に LSI 試作を行い，試作した LSI を用いて評価を行った．その結果，広く用いられている Modified C2MOS DFF と比較して，提案手法は消費電力を 60% 程度削減可能であることがわかった． 情報処理学会 2023-08-23 jpn conference paper https://ipsj.ixsq.nii.ac.jp/records/227367 DAシンポジウム2023論文集 2023 2 7 https://ipsj.ixsq.nii.ac.jp/record/227367/files/IPSJ-DAS2023002.pdf application/pdf 1.4 MB 2025-08-23