2026-06-05T23:32:22Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00222444 2025-01-19T13:44:55Z 1164:2036:10820:11033

帯域内位相雑音の低減に向けた3次MASH型∆ΣFDCに基づくデジタル位相同期回路の設計 Design of Digital Phase-Locked Loop Circuit based on 3rd-Order MASH ∆Σ FDC for Low In-Band Phase Noise 岩下, 僚我 徐, 祖楽 長田, 将 柴田, 凌弥 熊野, 陽 飯塚, 哲也 Ryoga, Iwashita Zule, Xu Masaru, Osada Ryoya, Shibata Yo, Kumano Tetsuya, Iizuka ハードウェアデザイン ∆Σ FDC-PLL は ∆Σ 変調により低域の量子化雑音低減が可能な PLL であるが，帯域幅を狭くする必要がある．本論文では MASH を用いたより高い次数の ∆Σ FDC-PLL の設計方法を提案している．提案手法により従来よりも帯域内の量子化雑音が低減され，ループの最適化をより柔軟に行うことができる．設計には 65nm LP CMOS プロセスを用い，従来の構成に 3bit SAR ADC と ∆Σ ADC を加え実装した． ∆Σ frequency-to-digital converter based phase locked loops (FDC-PLLs) can reduce its quantization noise at low frequency by ∆Σ modulation. However, it requires narrow PLL bandwidth. This paper proposes the method to design higher-order ∆Σ FDC-PLLs by applying multi-stage noise shaping (MASH). The proposed PLLs can make in-band quantization noise lower than that of conventional FDC-PLLs , which enables more flexible loop optimization. The proposed PLL is designed in 65 nm CMOS process using 3bit SAR ADC and a ∆Σ ADC. 情報処理学会 2022-11-21 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/222444 2188-8639 AA11451459 研究報告システムとLSIの設計技術（SLDM） 2022-SLDM-200 25 1 6 https://ipsj.ixsq.nii.ac.jp/record/222444/files/IPSJ-SLDM22200025.pdf application/pdf 1.2 MB