2026-03-17T06:48:22Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00220316 2025-01-19T14:36:24Z 1164:1579:10818:11010

動画像を入力とした深度推定のHW/SW協調設計によるFPGAベースの高速化手法 橋本, 信歩 高前田, 伸也 FPGA・GPU 動画像を元に三次元情報を再構築するというタスクは，ロボットやドローンの自律走行のためのナビゲーションや拡張現実（AR），3D モデリングなど幅広いアプリケーションで用いられるため，特に注目されている．このタスクでは，動画像処理特有の処理や DNN（Deep Neural Network）を組み合わせて処理を行うことが多い．近年の深層学習の発展によって精度が向上してきた一方，深層学習の計算回数が多いことが原因で，速度の低下や消費電力の増加に繋がっている．DNN を高速化するためのドメイン特化のハードウェアアクセラレータは存在するが，動画像処理特有の処理と DNN が交互に実行されるようなアプリケーションの全体の処理を高速化するのは容易ではない．そのため，低消費電力の組み込み環境においてこのような複雑な処理を高速化するためには，FPGA を用いた end-to-end のアプローチが必要となる．本稿では三次元空間の再構成に用いられる DNN ベースの深度推定手法の一つである DeepVideoMVS を用いた FPGA ベースの新しい高速化手法を提案する．そこで，その手法固有の特性に合わせて，最近の SoC FPGA 上の PL（Programmable Logic）と CPU のような異種のコンポーネントを適切に利用するための HW/SW 協調設計を用いる．ハードウェア実装するのに適していない演算もあるため，ソフトウェア実装を行う演算を決める必要がある．このとき，各演算の回数やメモリアクセスのパターンを分析し，ハードウェア実装の容易さとハードウェアによって期待される高速化の度合いという包括的な側面を考慮する．さらに，ハードウェア実装とソフトウェア実装は互いの実行レイテンシーを隠蔽するために，PL と CPU が並列に協調して動作するように実行される．提案したアクセラレータを FPGA ボード上に実装した結果，提案手法では精度の低下を最小限に抑えて，ソフトウェアのみの実装と比べて 60.2 倍の高速化を達成することができた． 情報処理学会 2022-10-04 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/220316 2188-8574 AN10096105 研究報告システム・アーキテクチャ（ARC） 2022-ARC-250 3 1 11 https://ipsj.ixsq.nii.ac.jp/record/220316/files/IPSJ-ARC22250003.pdf application/pdf 1.5 MB 2024-10-04