2026-03-08T14:36:01Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00198694 2025-01-19T21:55:39Z 6164:6165:7651:9882

バンドギャップ基準電源回路を対象としたBIST手法の評価 Evaluation of BIST Scheme for Band Gap Reference Circuit 猪岡, 柚香 橘, 昌良 Yuka, Inooka Masayoshi, Tachibana 回路設計・評価 本論文ではBGR（Band-Gap Reference）回路に対するMOSFETのオープンやショートなどの致命的な故障を検出するBIST手法の概要と実測による評価について述べる．提案した0.18μmCMOSテクノロジで設計したオンチップBIST手法は，外部テスト信号を使用し，カタストロフィック故障の検出を行う．論理素子からなるテスト応答解析器でBGR回路内から3つのテストポイントを取り，期待される正常値と比較し，得られたテスト結果をデジタル信号として出力する．シミュレーションでは，8.8%の低い面積オーバヘッドで92.4%の高い故障検出率が得られた． This paper presents a Built-In Self-Test (BIST) scheme for detecting catastrophic faults of a MOSFET in the bandgap reference circuit and evaluation of this scheme. The proposed on-chip BIST scheme in 0.18-μm CMOS technology has offered catastrophic faults detection with external test signal. Output response analyzer composed of logical components compares expected voltages and observed voltages on three test-points in bandgap reference which is improved for test operation outputs the test result as a digital signal. The demonstrations show that fault coverage and area overhead are 92.4% and 8.8%, respectively. 情報処理学会 2019-08-21 jpn conference paper https://ipsj.ixsq.nii.ac.jp/records/198694 DAシンポジウム2019論文集 2019 15 20 https://ipsj.ixsq.nii.ac.jp/record/198694/files/IPSJ-DAS2019005.pdf application/pdf 1.5 MB 2021-08-21