2026-04-19T09:28:45Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00146160 2025-01-20T18:05:26Z 1164:2036:7856:8381

アナログバウンダリスキャンを用いた三次元積層後のTSV抵抗の精密計測法の実装について Implementation of Precision Resistance Measurement of TSVs Using Analog Boundary Scan 王, 森レイ 香川, 敬祐 亀山, 修一 樋上, 喜信 高橋, 寛 Senling, Wang Keisuke, Kagawa Shuichi, Kameyama Yoshinobu, Higami Hiroshi, Takahashi 予測と測定 近年，半導体デバイスの高性能化・多機能化を向上させるために，Through Silicon Via(TSV) を利用した三次元積層技術の実用化が進められている．一方，製造不良による TSV での欠陥 （ボイド，ピンホールなど） は積層したチップ間の接続障害の重要な原因のひとつである．製品の歩留まり改善及び品質向上のためには積層後のチップ間の TSV 抵抗を高精度で計測することは非常に効果的な手段となる．文献 [4] ではアナログバウンダリスキャン技術を利用した TSV 抵抗の精密計測法を提案した．本研究ではアナログバウンダリスキヤンによる TSV 抵抗計測回路の回路設計及び実装設計を行い，提案した TSV 抵抗精密計測法の実現性を検証した． Through Silicon Vias (TSV) based Three-Dimensional Stacking technology provides a solution to enable the continuing development of high-performance/multifunction ICs. Manufacturing defects such as Voids/Pinholes within the TSV have emerged as a big concern that they may cause interconnect failure between the stacked dies in 3D-IC. Measuring/Monitoring the resistance of TSVs is necessary for improving the yield and quality of 3D-IC. In [4], authors have introduced a novel method to measure the resistance of high density post-bond TSVs with high precision by using Analog Boundary-Scan technology. In this paper, we design and implement the proposed method on a chip and evaluate its area overhead. 情報処理学会 2015-11-24 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/146160 2188-8639 AA11451459 研究報告システムとLSIの設計技術（SLDM） 2015-SLDM-173 34 1 6 https://ipsj.ixsq.nii.ac.jp/record/146160/files/IPSJ-SLDM15173034.pdf application/pdf 2.0 MB