2026-04-16T07:47:49Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00096083 2025-01-21T13:26:46Z 1164:2036:6976:7313

［招待講演］縦横方向結合共振を用いた三次元クロック分配技術 [Invited]3D Clock Distribution Using Vertically/Horizontally Coupled Resonators 竹, 康宏 三浦, 典之 石黒, 仁揮 黒田, 忠広 Yasuhiro, Take Noriyuki, Miura Hiroki, Ishikuro Tadahiro, Kuroda 3次元集積回路・実装技術，招待講演 世界で初めて、外部参照クロックと同期可能な三次元積層チップ間クロック分配を実現した。垂直方向 (積層チップ間) はコイル誘導結合による LC 結合共振器で、水平方向 (チップ面内) は分散したリングオシレータの出力を短絡させた結合共振器で､三次元にクロックを分配する。0.18μm CMOS で積層テストチップの測定結果では、1.1GHｚ のクロック分配において、1.8Ｖ の電源電圧で 18ps 以下、0.9Ｖ の電源電圧で 25ps 以下のスキューを達成した。RMS　ジッタは 1.72ps 以下であり、提案した周波数ロック/位相引き込み方式は、ロックレンジを±10％ に拡張した。 A 1.1-GHz clock is distributed across stacked chips for the first time. It utilizes vertically coupled LC oscillators and horizontally coupled ring oscillators. Clock skew is less than 18- and 25- ps under a 1.8- and 0.9- V supply, and RMS jitter is smaller than 1.72 ps. The proposed frequency-locking and phase-pulling scheme widens the lock range to +/-10%. 情報処理学会 2013-11-20 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/96083 AA11451459 研究報告システムLSI設計技術（SLDM） 2013-SLDM-163 18 1 4 https://ipsj.ixsq.nii.ac.jp/record/96083/files/IPSJ-SLDM13163018.pdf application/pdf 770.0 kB 2100-01-01