2026-06-11T01:26:37Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00086975 2025-01-21T17:30:41Z 1164:2036:6668:6917

マルチサイクルBISTにおけるスキャン出力の電力低減手法 A Scan-Out Power Reduction Method for Multi-Cycle BIST 王, 森レイ 佐藤, 康夫 梶原, 誠司 宮瀬, 紘平 Senling, Wang Yasuo, Sato Seiji, Kajihara Kohei, Miyase テスト 論理 BIST におけるテスト時の電力消費低減が課題であるスキャン入力時の電力やキヤプチャ時の電力は様々な制御手法が提案されているが，キャプチャパターンのスキャン出力時の電力制御は必ずしも容易ではなくこれまでの研究も多くない本研究ではマルチサイクル BIST を活用したスキャン出力時の電力低減手法を提案するスキャン出力時に一部の FF (Flip-Flop） の値を書き換えることにより，故障検出率の低下を押さえながら，スキャン出力時の電力を低減できることを示す． Excessive power dissipation in logic BIST is a serious problem. Although many low power BIST approaches that focus on scan-in power or capture power have been proposed, there are not so many techniques for scan-out power reduction due to the difficulty in controlling the captured test responses. In this paper, we propose a novel scan-out power reduction method for multi-cycle BIST that directly reduces scan-out power by modifying some flip-flops' values in scan chains at the last capture, and without sacrificing the test coverage. 情報処理学会 2012-11-19 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/86975 AA11451459 研究報告システムLSI設計技術（SLDM） 2012-SLDM-158 44 1 6 https://ipsj.ixsq.nii.ac.jp/record/86975/files/IPSJ-SLDM12158044.pdf application/pdf 656.6 kB 2100-01-01