2026-05-19T16:57:02Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00067374 2025-01-22T00:39:18Z 1164:1579:5982:5983

CPUと密に結合したコプロセッサによるハードウェア/ソフトェア協調設計 Hardware/Software Co-Design Based on Coprocessor Tightly Coupled with CPU 戸田, 勇希 石浦, 菜岐佐 神原, 弘之 冨山, 宏之 Yuki, Toda Nagisa, Ishiura Hiroyuki, Kanbara Hiroyuki, Tomiyama 設計法・設計環境 本稿では，CPU と密に結合するコプロセッサの合成に基づくハードウェア/ソフトウェア協調設計手法を提案する．本手法は，バイナリコードの任意の区間を高位合成によってコプロセッサ化する．CPU とコプロセッサ間の制御の受け渡しは，コプロセッサによるプログラムカウンタの監視/更新により実現する． CPU とコプロセッサ間のデータ授受は， コプロセッサがレジスタファイルおよびフォワーディングユニットに直接アクセスすることにより行う． コプロセッサの起動/終了やソフトウェア/ハードウェア間のデータの受け渡しのオーバヘッドが非常に小さい上，バイナリコードの書き換えは一切不要である．この手法に基づいて，AES 暗号化処理の一部を MIPS (R3000) 互換プロセッサに結合可能なコプロセッサとして FPGA 上に合成した結果，CPU 単体と比較して，LUT 数 6.8% の増加で実行サイクル数を 37% 短縮できた． This article presents a novel hardware/software codesign method based on synthesis of coprocessors tightly coupled with CPUs. Given a software binary, its arbitorary part is synthesized into a coporcessor. The coprocessor watches and writes into the program counter of the CPU to achieve fast control transfer between the CPU and the coprocessor. The coprocessor directly accesses the register file and the forwarding unit of the CPU to exchange data with minimium delay. In a preliminary experiment, a part of the AES encription program is synthesized into a coprocessor, running with MIPS R3000 compatible CPU on FPGA. The coprocessor reduced the total cycles for computation by 37% with 6.8% increase in the LUT count. 情報処理学会 2010-01-21 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/67374 AN10096105 研究報告計算機アーキテクチャ（ARC） 2010-ARC-187 16 1 6 https://ipsj.ixsq.nii.ac.jp/record/67374/files/IPSJ-ARC10187016.pdf application/pdf 1.2 MB 2012-01-21