2026-03-09T21:57:26Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00023370 2025-01-22T20:26:10Z 1164:1579:1610:1611

SR11000モデルH1のノード構成とスケーラビリティ評価 Node Architecture and Scalability Evaluation of SR11000 model H1 青木, 秀貴 高山, 恒一 中村, 友洋 松居, 昭宏 助川, 直伸 Hidetaka, Aoki Koichi, Takayama Tomohiro, Nakamura Akihiro, Matsui Naonobu, Sukegawa POWER4+プロセッサによる8CPU超のSMPノードでは，各CPUがL2キャッシュミスを起こした際に発行するスヌープ要求同士の競合により，性能低下が発生する。このスヌープ競合の影響を評価した結果，スヌープ競合の発生しない8CPU構成と比べ，24CPU構成／32CPU構成ではアプリケーション実行時にそれぞれ平均20%／27%の性能低下を起こすのに対し，16CPU構成では平均10%の性能低下にとどまり，CPU数に対する高い性能スケーラビリティを実現できることがわかった。この結果に基づき，SR11000モデルH1のノードを16CPU構成とした。 In a POWER4+ SMP node of more than 8 CPUs, performance degradation can be caused by the conflict among snoop requests, which are issued when each data access misses L2 cache. The evaluation results show the average performance degradation by the snoop-request conflict is 10% in a 16-CPU node compared to a conflict-free 8-CPU node, while 20% in a 24-CPU node and 27% in a 32-CPU node each. In order to achieve good performance scalability to the number of CPUs, we decided the 16-CPU node of SR11000 model H1 on the basis of this result. 情報処理学会 2003-11-27 jpn technical report https://ipsj.ixsq.nii.ac.jp/records/23370 AN10096105 情報処理学会研究報告計算機アーキテクチャ（ARC） 2003 119(2003-ARC-155) 75 80 https://ipsj.ixsq.nii.ac.jp/record/23370/files/IPSJ-ARC03155011.pdf application/pdf 249.3 kB 2005-11-27