2026-04-22T15:54:30Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00018376 2025-01-22T22:47:24Z 934:1119:1136:1138

FPGAによる高速かつ軽量なNFAパターンマッチング回路 Fast and Compact NFA Pattern Matching Circuit Using FPGAs 片下, 敏宏 前田, 敦司 小野, 正人 戸田, 賢二 山口, 喜教 Toshihiro, Katashita Atsushi, Maeda Masato, Ono Kenji, Toda Yoshinori, Yamaguchi FPGA応用 近年のネットワークの高速化により，ネットワークサービスに対する攻撃や侵入を検知するNIDSでは，処理の中核であるパターンマッチング処理の高速化が必須となっている．本研究では，1 クロックサイクルあたり4 バイト同時に処理するNFA パターンマッチング回路を提案する．従来の1 クロックサイクルあたり1 バイトを処理するNFA パターンマッチング回路に対し，回路規模の増大を2 倍程度に抑えつつ，処理性能を3 倍以上向上させた．30 675 文字のパターンマッチングを対象とした場合，Xilinx xc2vp100-6 において回路規模は21 218 Slice，29 211 FF，40 960 LUT であり，処理性能は6.2Gbps（193.78MHz 動作）である．さらに，同時に処理するバイト数を変化させて回路を評価した結果，本回路構成では8 バイト同時に処理する場合に最も効率良く実装できることが分かった． Due to rising network traffic in recent years, improving processing throughput of the pattern matching is important in NIDS. In this paper, we propose a fast and compact NFA based pattern matching circuit which processes 4 bytes data at each clock cycle. This circuit is about triple faster than the former one which processes 1 byte data at each clock cycle, but it is about twice larger. On Xilinx xc2vp100-6, the throughput of this NFA circuit is 6.2Gbps (192.78 MHz). And the area usage is 21,218 Slices, 29,211 FFs, and 40,960 LUTs for 30,675 patterns. We also evaluated our circuit in case of multiple bytes processing, and found processing eight bytes at each clock cycle with our circuit is most efficient. 情報処理学会 2005-08-15 jpn journal article https://ipsj.ixsq.nii.ac.jp/records/18376 1882-7829 AA11833852 情報処理学会論文誌コンピューティングシステム（ACS） 46 SIG12(ACS11) 120 128 https://ipsj.ixsq.nii.ac.jp/record/18376/files/IPSJ-TACS4612012.pdf application/pdf 360.3 kB 2007-08-15