2026-03-15T18:23:33Z https://ipsj.ixsq.nii.ac.jp/oai

oai:ipsj.ixsq.nii.ac.jp:00011230 2025-01-23T02:20:52Z 581:651:659

オンチップメモリの高速化と低スタンバイリークを実現する閾値電圧の静的スケジューリング手法 A Threshold Voltage Scheduling Technique for High Performance and Low Leakage On-chip Memory 低消費電力設計 石原, 亨 浅田, 邦博 Tohru, Ishihara Kunihiro, Asada 特集：システムLSIの設計技術と設計自動化 メモリの閾値電圧を部分的にかつ動的に変更することによりメモリの平均アクセス時間をほとんど増加させることなくリーク電流を大幅に削減する手法を提案する．オンチップメモリのアレイ部分をいくつかのブロックに分割し，少数のブロックのみを低い閾値電圧で動作させることにより高速アクセスかつ低リーク電流を可能にする．本稿では，メモリのアクセス履歴情報から将来のメモリアクセスを予測し，各メモリブロックに対する閾値電圧のスケジュールを静的に決定する手法を提案する．閾値電圧のスケジュールを決定する際にはリーク電流による消費電力だけでなくバックゲートバイアスの変更にともなう消費電力および遅延時間も考慮する．いくつかのベンチマークプログラムを使用した実験により，各メモリブロックに対して閾値電圧を静的に割り当てる手法や，履歴情報を使用しない動的割り当て手法と比較し，提案手法がパフォーマンスおよび消費電力の点で優れていることを示す． A threshold voltage scheduling technique for a high performance and low leakage on-chip memory is proposed in this paper.The basic idea of our approach is to partition a memory into several blocks and to assign a low threshold voltage (Vth) to a small number of the blocks.Frequently accessed blocks are activated and others are put to sleep by controlling the backgate bias of the memory cells.Since access time to the slept blocks is larger than that to the activated blocks,predicting a block which will be accessed in future cycles is important.A main contribution of this work is to propose an integer linear programming based optimization technique and algorithm to identify the blocks which should be activated.Experimental results demonstrated that the leakage energy dissipation in cache memories optimized by our approach is reduced by 90% with negligible performance degradation. 2003-05-15 jpn journal article https://ipsj.ixsq.nii.ac.jp/records/11230 1882-7764 AN00116647 情報処理学会論文誌 44 5 1284 1291 https://ipsj.ixsq.nii.ac.jp/record/11230/files/IPSJ-JNL4405012.pdf application/pdf 385.1 kB 2005-05-15