高位合成によるFPGA実装向けSIFＴアルゴリズムの構成法の基礎検討

• Item type: SIG Technical Reports(1)
• 公開日: 2014-01-21
• タイトル: 高位合成によるFPGA実装向けSIFＴアルゴリズムの構成法の基礎検討
• タイトル / 言語: en
• タイトル: A Discussion on Hardware Architecture of SIFT Algorithm for FPGAs Utilizing a High-Level Synthesis Tool
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: FPGA高位合成
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 立命館大学大学院理工学研究科電子システム専攻
• 著者所属: 立命館大学大学院理工学研究科電子システム専攻／立命館大学大学院理工学部電子情報工学科
• 著者所属: 立命館大学大学院理工学研究科電子システム専攻／立命館大学大学院理工学部電子情報工学科
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Engineering, Ritsumeikan University
• 著者所属(英): en
• 著者所属(英): College of Science and Engineering, Ritsumeikan University
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Engineering, Ritsumeikan University / College of Science and Engineering, Ritsumeikan University
• 著者名: 荒川, 尚久; 孟, 林; 泉, 知論
• 著者名(英): Naohisa, Arakawa; Meng, Lin; Tomonori, Izumi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: SIFT アルゴリズムは画像認識のための特徴点検出・特徴量記述の方法のひとつである。SIFT は拡大縮小・回転・照明変化に強いとされる、計算負荷が高く、現在の組込みプロセッサによるソフトウェア処理では実時間処理は困難である｡本稿では､再構成可能ハードウェアを搭載した自律移動機器向け組込みシステムを想定し、そのための SIFT のハードウェアアクセラレータの開発を目指し、システム構成法の基礎検討を進める。それぞれの自律移動機器によって異なり、また状況によって変化する各種パラメータ （画像サイズ、フレームレート、検出や記述の精度、回路規模、消費エネルギーなど） に柔軟に対応するため、動作記述言語 Impulse-C による高位合成系を用いる。最大の演算精度と速度性能をもつ構成をベースとして、中小規模の FPGA に搭載するため、最も計算負荷の高いガウシアンフィルタ部分の演算器・レジスタの量をおよそ 1/66 まで削減した。このとき、演算精度は保ちつつ速度性能は 1/30 程度まで低下するが、100MHz 程度の動作周波数で VGA サイズ 10fps 以上の性能を見込む。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: SIFT is an algorithm to find and describe keypoints for image recognition. It is known to be robust for the change of scale, rotation, or light condition but needs too heavy computation for currently available embedded processors. Our objective is to develop a hardware accelerator of SIFT algorithm for embedded system equipped with reconfigurable hardware fabric, and this manuscript gives a fundamental discussion on the hardware architecture of our SIFT accelerator. We adopt high-level synthesis technology and derive the merit of flexibility and productivity in order to meet individual requirements of various image recognition systems. Starting with an extreme architecture which achieves full accuracy and maximum speed, we reduce the amount of registers and functional units down to 1/66 to fit middle or small-sized FPGAs, maintaining the accuracy and accepting 1/30 slower speed. We estimate that the reduced architecture still has the performance of 10fps or more frame rate for VGA size images at about 100MHz clock frequency.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2014-SLDM-164, 号 4, p. 1-6, 発行日 2014-01-21
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会