WEKO3
アイテム
スレッド間空間的ブロッキングを利用したXeon Phi上の姫野ベンチマークの最適化
https://ipsj.ixsq.nii.ac.jp/records/96594
https://ipsj.ixsq.nii.ac.jp/records/96594b8311e2d-2d30-43c8-a3a1-5cdc2a51fbad
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC13207004.pdf (977.1 kB)
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Copyright (c) 2013 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-12-09 | |||||||
| タイトル | ||||||||
| タイトル | スレッド間空間的ブロッキングを利用したXeon Phi上の姫野ベンチマークの最適化 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Optimization of Himeno Benchmark on Xeon Phi using Inter-thread Spatial Blocking | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 高性能計算 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| インテル(株) | ||||||||
| 著者所属 | ||||||||
| 理化学研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Intel K.K. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| RIKEN | ||||||||
| 著者名 |
小林広和
× 小林広和
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿ではメニーコア・プロセッサーの Xeon Phi に向けて行った姫野ベンチマークの最適化手法について述べる．姫野ベンチマークを OpenMP を用いて並列化したコードに対し，Xeon Phi 向けにメモリーバンド幅を最適化する手法として公開されている最適化や配列のアライメント，配列の次元の入れ替えを適用し，最適化を行った．それに対し，スレッド間空間的ブロッキングを提案し適用した．スレッド間空間的ブロッキングとは複数のスレッドのデータを利用して空間的ブロッキングを行いキャッシュのヒットミスを軽減する効果を期待する手法である．これを最適化した姫野ベンチに適用することでキャッシュのヒット率が改善され性能が約 10.9% 向上できることが確認できた．この結果，L サイズのベンチマークで 85.7GFlops（ECC On 時） および 96.3GFlops（ECC Off 時） の性能を達成することができた． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper presents the way about optimizaton of Himeno benchmark on Xeon Phi. Himeno benchmark code is parallelized using OpenMP, and it is optimized by application of several optimization methods. These methods are the memory bandwidth optimization which is published for Xeon Phi, alignment of array and exchange of array dimensions. And then Inter-thread spatial blocking is proposed to optimize Himeno benchmark. Inter-thread spatial blocking is a method which does spatial blocking using data from several threads to reduce cache misses. It is applied to the optimized Himeno benchmark code, and the cache hit rate is improved and the performance is increased by 10.9%. As a result, Himeno benchmark performance is 85.7GFlops (ECC On) and 96.3GFlops (ECC Off) for L size benchmark. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
研究報告計算機アーキテクチャ（ARC） 巻 2013-ARC-207, 号 4, p. 1-8, 発行日 2013-12-09 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
