歩留まり改善のための複数の遅延値に調整可能な素子に対する遅延調整

• Item type: SIG Technical Reports(1)
• 公開日: 2013-11-20
• タイトル: 歩留まり改善のための複数の遅延値に調整可能な素子に対する遅延調整
• タイトル / 言語: en
• タイトル: A Tuning Method of Programmable Delay Element with an Ordered Finite Set of Delay Values for Yield Improvement
• 言語: eng
• キーワード / 主題Scheme: Other
• キーワード / 主題: システムと設計技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 会津大学コンピュータ理工学部
• 著者所属: 会津大学コンピュータ理工学部
• 著者所属(英): en
• 著者所属(英): School of Computer Science, the University of Aizu
• 著者所属(英): en
• 著者所属(英): School of Computer Science, the University of Aizu
• 著者名: 増子, 駿; 小平, 行秀
• 著者名(英): Hayato, Mashiko; Yukihide, Kohira
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: LSI の微細加工技術が進歩する一方で，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している．近年，このタイミング違反による歩留まり低下を解消するために，製造前に PDE と呼ばれる遅延調整可能な素子をクロック木に挿入し，製造後にタイミング違反を解消するように PDE の遅延調整を行う手法が検討されている．本稿では，ベルマンフォード法に基づき，複数の遅延値に調整可能な PDE に対する遅延調整手法を提案し，計算機実験によりその性能を評価する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Due to progressing the process technology in LSI, the yield of LSI chips is reduced by timing violations caused by delay variations. To recover the timing violations, programmable delay elements called PDEs are inserted into the clock tree before fabrication and their delays are tuned after fabrication. In this paper, we use PDEs with an ordered finite set of delay values and propose a delay tuning method of the PDEs for the yield improvement. Experimental results show that the proposed method is effective under Monte Carlo simulation.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2013-SLDM-163, 号 49, p. 1-6, 発行日 2013-11-20
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会