WEKO3
アイテム
高位合成における非一様依存性を持つ入れ子ループ向けのバッファ構成手法
https://ipsj.ixsq.nii.ac.jp/records/96110
https://ipsj.ixsq.nii.ac.jp/records/961108ee2234b-baef-4041-86ed-3da68427cb5a
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM13163045.pdf (417.1 kB)
|
Copyright (c) 2013 by the Information Processing Society of Japan
|
|
| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-11-20 | |||||||
| タイトル | ||||||||
| タイトル | 高位合成における非一様依存性を持つ入れ子ループ向けのバッファ構成手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Buffer Construction Method for Nested Loops with Non-Uniform Dependencies in High-Level Synthesis | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 高位合成 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 京都大学大学院情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学大学院情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学大学院情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学大学院情報学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Informatics, Kyoto University | ||||||||
| 著者名 |
須田, 瑛大
× 須田, 瑛大
|
|||||||
| 著者名(英) |
Akihiro, Suda
× Akihiro, Suda
|
|||||||
| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年，非一様依存性と呼ばれる複雑なデータ依存性を持つ入れ子ループに対応した自動並列化手法として，多面体最適化が注目されている．多面体最適化は高位合成への適用も可能ではあるものの，PE 間でのオフチップ RAM へのアクセス衝突やオフチップ RAM のバンド幅の低さがボトルネックとなる．本研究では，PE 毎にオンチップバッファを設けることにより，多面体最適化を施した回路においてデータへのアクセスを高速化する手法を提案する．提案手法を適用することにより，PE 数 8 の構成において平均で 5 倍以上の高速化を達成した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Recently, polyhedral optimization has been focused as an automatic parallelization method for nested loops with non-uniform data dependencies. However, off-chip RAM accesses have been the bottleneck for applying polyhedral optimization into high-level synthesis due to their poor bandwidths and access conflicts between PEs. In this report, we propose a method to enable faster data accesses in polyhedral-optimized circuits by constructing on-chip buffers on each PE. The experimental result shows that the buffered circuits with 8 PEs are on average 5 times faster than the original ones. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2013-SLDM-163, 号 45, p. 1-6, 発行日 2013-11-20 |
|||||||
| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
