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典型的ケース設計のためのレジスタ書き込み保証アーキテクチャ
https://ipsj.ixsq.nii.ac.jp/records/9555
https://ipsj.ixsq.nii.ac.jp/records/9555a9effd28-cb6c-4078-8dcd-2bb9820d4687
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL4906025.pdf (595.6 kB)
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Copyright (c) 2008 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2008-06-15 | |||||||
| タイトル | ||||||||
| タイトル | 典型的ケース設計のためのレジスタ書き込み保証アーキテクチャ | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Microarchitectural Register Writing Assurance for Typical-case-designing | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 特集：ディペンダブル情報処理 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | 計算機アーキテクチャ | |||||||
| 著者所属 | ||||||||
| 独立行政法人科学技術振興機構 現在，東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Japan Science and Technology Agency,Presently with Graduate School of Information Science and Technology, The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, The University of Tokyo | ||||||||
| 著者名 |
入江, 英嗣
× 入江, 英嗣
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| 著者名(英) |
Hidetsugu, Irie
× Hidetsugu, Irie
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年のプロセッサでは，製造ばらつきや動作時の温度ばらつきの激化により，十分なマージンを見込んで設計することが困難になりつつある．このため，偶発するタイミング・エラーを動的に検出・回復するためのマイクロアーキテクチャ技術が研究されるようになってきた．本論文では，アーキテクチャステート保護の要となる，レジスタ・ファイル書き込み時のタイミング・エラーに注目する．提案手法では，命令の実行結果を書き戻すときに小容量のバッファ（WAB）にも同じ値を保持し，その後双方を読み出して一致比較を行い，書き込みを検証する．検証読み出しは，後続命令の実行を妨げないように行われる．シミュレーションを用いた評価を行い，提案手法では，バッファ容量として16 エントリを見込めば，性能低下をほとんど起こさずにタイミング・エラー検出を行えることを確認した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Recently, it has been getting unrealistic to design microprocessors with sufficient margins because of increasing process and temperature variability. Thus, microarchitectural techniques that dynamically detect and recover from timingerrors have come to be researched. In this paper, we focus on timing-errors in register-file writing. Our technique writes execution-results to the small buffer (WAB) in addition to the register writing. Then it verifies the writing by comparing the relevant value from the register-file and WAB. Verifications are performed in the way not to disturb the execution of succeeding instructions. The simulation result showed that the proposal technique detects timing-errors without significant performance degradation when WAB of 16-entries is provided. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 49, 号 6, p. 2016-2028, 発行日 2008-06-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
