電流モード論理に基づく多値細粒度リコンフイギャラブルVLSIの新概念アーキテクチャ

• Item type: SIG Technical Reports(1)
• 公開日: 2013-09-30
• タイトル: 電流モード論理に基づく多値細粒度リコンフイギャラブルVLSIの新概念アーキテクチャ
• タイトル / 言語: en
• タイトル: New Architecture for Multiple-Valued Fine-Grain Reconfigurable VLSI Based on Current-Mode Logic
• 言語: eng
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東北大学大学院情報科学研究科
• 著者所属: 東北大学大学院情報科学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Tohoku University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Tohoku University
• 著者名: 白, 旭; 亀山, 充隆
• 著者名(英): Xu, Bai; Michitaka, Kameyama
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では、多値 X ネット・データ転送方式に基づく細粒度リコンフィギャラブル VLSI を提案している。２ つの ２ 値データは ２ 個のセルから同時に各々の X クロスポイントを通して共通隣接セルへ転送することができ、性能を劣化することなく面積の減少に有効となる。セルは、スイッチ・ブロックと論理ブロックから構成されている。多値シグナリングが、コンパクトなスイッチブロックを実現するために活用されている。各ロジックブロックにおいて、差動対回路は、しきい演算、任意の ２ 値 ２ 変数関数とピットシリアル加算を含む論理演算を実現するために利用されている。さらに、シリーズゲーテイング差動対回路と電流モード Ｄ ラッチの電流源を共有化する技術を駆使し、低電力のために電流源の数を減らすことができる。その結果、同一遅延時間の条件下で、本多値リコンフィギャラブル VLSI の面積と電力消費は、等価な CMOS リコンフィギャラブル VLSI 比較すると、それぞれ 60％ と 82％ になる。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This article presents a fine-grain reconfigurable VLSI based on multiple-valued X-net data transfer scheme. Two binary data can be transferred from two cells to one common adjacent cell simultaneously at each X intersection, which leads to area-efficient data transfer without reducing performance. Each cell is composed of a switch block and a logic block. Multiple-valued signaling is utilized to implement a compact switch block. In each logic block, differential-pair circuits are used to realize low-power logic operations including threshold operations, an arbitrary 2-variable binary function and a bit-serial addition. Moreover, a current-source sharing technique between a series-gating differential-pair circuit and a currentmode D-latch is utilized to reduce the current source count for low power. As a result, the area and power consumption of the multiple-valued reconfigurable VLSI is reduced to 60% and 82% in comparison with that of an equivalent CMOS reconfigurable VLSI, respectively, while the delay is kept same.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2013-SLDM-162, 号 12, p. 1-6, 発行日 2013-09-30
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会