3×倍速実時間６万語彙連続音声認識のための40-nm，54-mW音声認識専用プロセッサ

• Item type: SIG Technical Reports(1)
• 公開日: 2013-09-30
• タイトル: 3×倍速実時間６万語彙連続音声認識のための40-nm，54-mW音声認識専用プロセッサ
• タイトル / 言語: en
• タイトル: A2.4x-Real-Time VLSI Processor for 60-k Word Continuous Speech Recognition
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者名: 何, 光霽; 宮本, 優貴; 松田, 薫平; 和泉, 慎太郎; 川口, 博; 吉本, 雅彦
• 著者名(英): Yuuki, Miyamoto; Guangji, he; Kumpei, Matsuda; Shintaro, Izumi; Hiroshi, Kawaguchi; Masahiko, Yoshimoto
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，6 万語彙の実時間連続音声認識のための低消費電力 VLSI チップについて説明する．高速，高精度，低消費電力で 6 万語彙連続音声認識を実現するために，以前試作した音声認識プロセッサの提案手法を用いた上で，高並列な 8-pass Viterbi 遷移アーキテクチャを実装することで，全体処理速度のネックとなっている Viterbi 部分をさらに高速化させた．また，探索処理において第 ２ パスに tri-gram を用いることで，認識精度を bi-gram のみの場合より約 2％ 向上できた．回路規模 2.98MTr，オンチップ SRAM 容量 4.29Mbits の 6 万語彙連続音声認識のための専用プロセッサを設計し，40nｍ プロセスで試作した．bi-gram のみを使う場合，実時間処理に必要な62.51MHz 動作時の消費電力は 54.8mＷ であった．標準電圧 (1.1Ｖ) で最大 200MHz （177.4mＷ） 動作が確認され，3 倍速動作を実現できた．また，tri-gram を使う場合，200MHz で最高処理速度は 2.25 倍速であり，消費電力は 174.56mW であった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper describes a low-power VLSI chip for speaker-independent 60-kWord continuous speech recognition based on a context-dependent Hidden Markov Model (HMM). We implement parallel and pipelined architecture for GMM computation and Viterbi processing. It includes a 8-path Viterbi transition architecture to maximize the processing speed and adopts tri-gram language model to improve the recognition accuracy. A two-level cache architecture is implemented for the demo system. The test chip, fabricated in 40 nm CMOS technology, occupies 1.77 mm x 2.18 mm containing 2.98 M transistors for logic and 4.29 Mbit on-chip memory. The measured results show that our implementation achieves 25% required frequency reduction (62.5 MHz) and 26% power consumption reduction (54.8 mW) for 60 k-Word real-time continuous speech recognition compared to the previous work. This chip can maximally process 3.02x and 2.25x times faster than real-time at 200 MHz using the bigram and trigram language models, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2013-SLDM-162, 号 7, p. 1-6, 発行日 2013-09-30
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会