SIMD型プロセッサコアの面積/遅延見積り

• Item type: Journal(1)
• 公開日: 2008-10-15
• タイトル: SIMD型プロセッサコアの面積/遅延見積り
• タイトル / 言語: en
• タイトル: Area/Delay Estimation for SIMD Processor Cores
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：組込みシステム工学
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: 設計手法
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻 現在，ソニー株式会社
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Waseda University,Presently with SONY Corporation
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Waseda University
• 著者名: 山崎, 大輔; 小原俊逸; 戸川, 望; 柳澤, 政生; 大附, 辰夫
• 著者名(英): Daisuke, Yamazaki; Shunitsu, Kohara; Nozomu, Togawa; Masao, Yanagisawa; Tatsuo, Ohtsuki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: ASIP（Application Specific Instruction Processor）の自動合成は，対象とするアプリケーションに最適な構成を決定し，プロセッサのハードウェア部分とソフトウェア部分を同時に設計する．最適な構成の探索において，ある時点での構成に対して逐一論理合成を行い最適な構成の判定を行うと探索に多大な時間を要してしまうため，探索の評価指標として面積/遅延の見積り値を用い，論理合成することなく高速な探索を行う必要がある．また，アーキテクチャ探索に使用する見積り値と論理合成値との誤差が大きいと解の探索において適切な解が得られない可能性があるため精度の高い見積りを行うことが重要となる．本稿では，SIMD演算ユニットおよびアドレッシングユニットの構成の変化に対応したSIMD型プロセッサコアの面積/遅延時間見積り式を提案する．見積り式はプロセッサコアと付随するハードウェアユニットを部分機能ごとに分けてパラメータ化することによって導出し，これを用いることで論理合成することなく所望のアーキテクチャの面積・遅延値を導出することが可能となる．見積り式により導出されたプロセッサコアの面積値と論理合成値の相対誤差は平均2.25%，遅延時間の誤差は平均で0.54 nsとなった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In synthesis of ASIP (Application Specific Instruction Processor), we optimize processor architecture for a target application, and design a hardware part and a software part at the same time. In order to obtain an optimal processor architecture in a short time, we require a fast area/delay estimation without doing logic synthesis in an architecture exploration phase. It is important to estimate them accurately because a large range of errors may lead an inadequate solution. This paper proposes area/delay estimation for SIMD processor cores with configurable SIMD functional units and adressing units. Estimation equation is obtained by partitioning the processor core and hardware units into several functional parts and parameterizing them, and can obtain an estimation value for an architecture. We show the effectiveness of estimation equation by verifying the area/delay values obtained from the estimation equation and the logic synthesis value of processor cores. Relative error of them is 2.25% on the average. Error of delays is 0.54ns on the average.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 49, 号 10, p. 3462-3481, 発行日 2008-10-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764