WEKO3
アイテム
多数の小容量FPGAを用いたスケーラブルなステンシル計算機の開発
https://ipsj.ixsq.nii.ac.jp/records/92267
https://ipsj.ixsq.nii.ac.jp/records/922673e6d3682-f3dd-45fd-aa3a-c6c9b0874a80
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2013 by the Information Processing Society of Japan
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オープンアクセス |
Item type | Symposium(1) | |||||||
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公開日 | 2013-05-15 | |||||||
タイトル | ||||||||
タイトル | 多数の小容量FPGAを用いたスケーラブルなステンシル計算機の開発 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Development of Scalable Stencil-Computation Accelerator Based on Multiple Small FPGAs | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | リコンフィギャラブルコンピューティング | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||
資源タイプ | conference paper | |||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科 | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科/日本学術振興会特別研究員(DC1) | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology / JSPS Research Fellow | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
著者名 |
小林, 諒平
× 小林, 諒平
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著者名(英) |
Ryohei, Kobayashi
× Ryohei, Kobayashi
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | ステンシル計算は科学技術計算において重要な計算カーネルの1つであり,地震シミュレーション,デジタル信号処理,流体計算など様々な分野で利用されている.我々は,2次元ステンシル計算を効率的に実行するアーキテクチャを提案し,複数の小容量FPGAを用いて提案アーキテクチャを実装した.システムは段階的に開発を行った.まず,複数のFPGAノード上でステンシル計算を実行するサイクルアキュレートなソフトウェアシミュレータを開発した.そのシミュレータをもとに,演算回路をVerilog HDLで記述し,演算回路をFPGAアレー上に実装した.実装した回路は正常に動作し,演算性能,スケーラビリティ,電力消費の評価から,アーキテクチャの正当性を示すことができた.100ノードFPGAアレーの電力量あたりの演算性能は約0.6GFlop/sWであり,一般的なGPUと比較して,約3.8倍の電力効率が得られた. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Stencil computation is one of the typical scientific computing kernels. It is applied diverse areas as earthquake simulation, digital signal processing and fluid calculation. We have proposed high performance architecture for 2D stencil computation and implemented the architecture by using multiple small FPGAs. We develop the system in stages. First, We implement software simulator in C++, which emulates stencil computation in cycle level accuracy on multiple FPGA nodes. Second, we implement the circuits based on the software simulator in Verilog HDL. We implement the circuits in FPGA array and verify FPGA array. We evaluate the performance, the scalability and the power consumption of developed FPGA array. As a result, we establish the validity on the proposed architecture since the FPGA array operated successfully. The FPGA array with 100-FPGA achieved about 0.6GFlop/sW. This performance/W value is about 3.8 times better than typical CPU card. | |||||||
書誌情報 |
先進的計算基盤システムシンポジウム論文集 巻 2013, p. 179-187, 発行日 2013-05-15 |
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出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |