WEKO3
アイテム
部分二重化を用いたオンライン誤り検出可能な乗算器
https://ipsj.ixsq.nii.ac.jp/records/90654
https://ipsj.ixsq.nii.ac.jp/records/90654e87f3ea4-a1d5-43ad-a35f-9571193568fe
名前 / ファイル | ライセンス | アクション |
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2100年1月1日からダウンロード可能です。
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Copyright (c) 2013 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2013-03-06 | |||||||
タイトル | ||||||||
タイトル | 部分二重化を用いたオンライン誤り検出可能な乗算器 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Multiplier with concurrent error detection by particial duplication | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | デジタル回路 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
京都大学大学院情報学研究科 | ||||||||
著者所属 | ||||||||
中京大学情報理工学部 | ||||||||
著者所属 | ||||||||
京都大学大学院情報学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Informatics, Kyoto University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
School of Information Science and Technology, Chukyo University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Informatics, Kyoto University | ||||||||
著者名 |
秋元, 一志
× 秋元, 一志
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著者名(英) |
Kazushi, Akimoto
× Kazushi, Akimoto
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 故障の影響による数値の誤差が小さいオンライン誤り検出可能な乗算器の構成を提案する.提案する乗算器は,演算のための乗算器とチェックのための小さな部分乗算器からなり,2つの出力を比較する.部分乗算器は,上位桁のみを計算し,下位桁を切り落として計算しないことで面積が小さくなる.提案する乗算器は演算結果が大きくなる乗算を行うときに効果を発揮するため,仮数の最上位ビットが1である浮動小数点乗算に適している.したがって単精度浮動小数点乗算の仮数部への応用についても議論し,設計・評価を行う.その結果,24桁の仮数の上位16桁を比較するとき,面積オーバーヘッドは元の回路の53%となり,二重化の半分であった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | We propose a multiplier with concurrent error detection, which can detect the error more than the designated numerical value. The multiplier has two multipliers, original one and partial duplicated one for checking. These outputs are compared for error detection. The partial duplicated multiplier calculates only most significant bits in product and has small area overhead. The proposed structure is suitable for floating point multiplication whose significand's msb is always one, because the proposed multiplier detects worse error. Thus, we show single precision floating point multiplication as an application, and evaluated it. As a result, area overhead is 52% of the original circuit when it compares only 16 bits on significand's 24 bits. This is half area overhead of duplication multiplier's one. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2013-SLDM-160, 号 48, p. 1-5, 発行日 2013-03-06 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |