WEKO3
アイテム
メッシュ接続FPGAアレーを用いた高性能ステンシル計算機の設計と実装
https://ipsj.ixsq.nii.ac.jp/records/87960
https://ipsj.ixsq.nii.ac.jp/records/87960252034dd-dd10-461d-a93e-b21a51970b08
名前 / ファイル | ライセンス | アクション |
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Copyright (c) 2013 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2013-01-09 | |||||||
タイトル | ||||||||
タイトル | メッシュ接続FPGAアレーを用いた高性能ステンシル計算機の設計と実装 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Design and Implementation of High Performance Stencil Computer by using Mesh Connected FPGA Arrays | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | FPGA計算応用 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科 | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科/曰本学術振興会特別研究員(DC1) | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering Tokyo Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering Tokyo Institute of Technology / JSPS Research Fellow | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering Tokyo Institute of Technology | ||||||||
著者名 |
小林, 諒平
× 小林, 諒平
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著者名(英) |
Ryohei, Kobayasi
× Ryohei, Kobayasi
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 我々は,多数の FPGA を用いたステンシル計算のアクセラレータを開発しており,小容量の FPGA を複数 2 次元メッシュ状に接続したシステムアーキテクチャを採用しているシステムの実装を進めるにつれて, FPGA ノード数を増加させた場合に,システムが正しい計算結果を出力しない不具合が発見された.その原因として,各 FPGA ノードのクロック周期のばらつきが挙げられる.本稿では,各 FPGA ノードのクロック周期のずれを定量的に評価し,ステンシル計算機を長時間,安定して動作させるための機構の設計とその実装について述べる. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | We develop an effective stencil computation accelerator by using multiple FPGAs, which employs 2D-mesh architecture connecting multiple small FPGAs. On the process of the development, there is a trouble that the system generates an illegal computation result when the multiple FPGA nodes are used. The cause of it is clock period variation. This paper describes a quantitative evaluation result of clock variations for every FPGA node and the design and implementation of a mechanism to operate the system successfully. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2013-SLDM-159, 号 28, p. 1-6, 発行日 2013-01-09 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |