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アイテム
薄膜BOX-SOIにおける基板バイアス効果を利用した動的なマルチVth設計の検討
https://ipsj.ixsq.nii.ac.jp/records/87946
https://ipsj.ixsq.nii.ac.jp/records/87946a2a64028-5115-4183-8d89-7506b064b447
名前 / ファイル | ライセンス | アクション |
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2100年1月1日からダウンロード可能です。
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Copyright (c) 2013 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2013-01-09 | |||||||
タイトル | ||||||||
タイトル | 薄膜BOX-SOIにおける基板バイアス効果を利用した動的なマルチVth設計の検討 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Dynamic Multi-Vth Control Using Body Biasing in Silicon on Thin Buried Oxide(SOTB) | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | 物理設計 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
芝浦工業大学 | ||||||||
著者所属 | ||||||||
芝浦工業大学 | ||||||||
著者所属 | ||||||||
芝浦工業大学 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Shibaura Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Shibaura Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Shibaura Institute of Technology | ||||||||
著者名 |
網代, 慎也
× 網代, 慎也
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著者名(英) |
Shinya, Ajiro
× Shinya, Ajiro
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 薄膜 BOX-SOI (Silicon on Thin BOX:SOTB) という FD-SOI デバイスは 0.4V という超低電圧で動作し,基板バイアス効果によりトランジスタの閾値を大きく変動させることが可能である.本研究ではこの特性を利用し高閾値のみで構成された回路を設計した後,使用時には回路内の高速動作を必要とする部分のみを基板バイアス効果により閾値を下げることにより,ウエハの製造工程を増やすことなくマルチ Vth を実現する手法を提案する.提案手法により 32 ビット加算回路を設計した結果,通常閾値のみの回路に比べ遅延時間を増やすことなく約 43% のリーク電力を削減可能であることが分かった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Silicon on thin BOX(SOTB) is an FD-SOI device being possible to operate with ultra-low voltage of 0.4V and greatly change the threshold voltage of a transistor by body biasing. In this research, we propose a design technique that realizes multi-vth using body biasing. In this technique, after designing the circuit which consists of only high threshold transistors, the threshold voltage is lowered only at the area which needs high-speed operation by applying body bias. Results of applying the proposed technique to 32bit adder design showed that leakage power can be reduced by approximately 43% without increasing delay time compared with the circuit with only normal threshold voltage. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2013-SLDM-159, 号 14, p. 1-6, 発行日 2013-01-09 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |