Altera FPGAにおけるGALS-NoCとその設計手法

• Item type: SIG Technical Reports(1)
• 公開日: 2013-01-09
• タイトル: Altera FPGAにおけるGALS-NoCとその設計手法
• タイトル / 言語: en
• タイトル: A Design Method of Network-on-Chip Architecture for FPGA
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: FPGAアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 会津大学大学院コンピュータ理工学研究科
• 著者所属: 会津大学大学院コンピュータ理工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Computer Science and Engineering, the University of Aizu
• 著者所属(英): en
• 著者所属(英): Graduate School of Computer Science and Engineering, the University of Aizu
• 著者名: 方波見, 英基; 齋藤, 寛
• 著者名(英): Hideki, Katabami; Hiroshi, Saito
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿ではアルテラ社の Field Programmable Gate Array (FPGA) を対象とした Globally-Asynchronous Locally Synchronous Network-on-Chip (GALS-NoC) のアーキテクチャとその設計手法を提案する． GALS-NoC では，マイクロプロセッサ等からなる各ノードは，独自のクロック信号によって制御することができる．ノード間の通信は要求・応答信号による非同期通信である．そのため， GALS-NoC は高性能，低消費電力を実現することが期待できる．実験では， GALS-NoC，マルチクロック NoC，シングルクロックNoC の 3 種類の NoC を実装し，面積，性能，消費電力，消費エネルギーを評価し比較することで， GALS-NoC の優位性や問題点を明らかにする．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper proposes a design method for a Globally-Asynchronous Locally-Synchronous Net work-on-Chip (GALS-NoC) on Altera field programmable gate array (FPGA). In GALS-NoC, each NoC node such as a processor can be operated with independent clock signal. The communication is performed asynchronously without using a global clock signal. Hence, GALS-NoC is potentially high performance and low power. In the experiments, this paper evaluates the area, performance, power consumption, and energy consumption of the designed GALS-NoC comparing with a single clock NoC and a multi clock NoC.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2013-SLDM-159, 号 2, p. 1-6, 発行日 2013-01-09
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会