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アイテム
マルチサイクルBISTにおけるスキャン出力の電力低減手法
https://ipsj.ixsq.nii.ac.jp/records/86975
https://ipsj.ixsq.nii.ac.jp/records/869758ef1d475-9d4b-4ce3-a1f9-bd718269544c
名前 / ファイル | ライセンス | アクション |
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![]()
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Copyright (c) 2012 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2012-11-19 | |||||||
タイトル | ||||||||
タイトル | マルチサイクルBISTにおけるスキャン出力の電力低減手法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | A Scan-Out Power Reduction Method for Multi-Cycle BIST | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | テスト | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
九州工業大学/独立行政法人科学技術振興機構CREST | ||||||||
著者所属 | ||||||||
九州工業大学/独立行政法人科学技術振興機構CREST | ||||||||
著者所属 | ||||||||
九州工業大学/独立行政法人科学技術振興機構CREST | ||||||||
著者所属 | ||||||||
九州工業大学/独立行政法人科学技術振興機構CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
著者名 |
王, 森レイ
× 王, 森レイ
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著者名(英) |
Senling, Wang
× Senling, Wang
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 論理 BIST におけるテスト時の電力消費低減が課題であるスキャン入力時の電力やキヤプチャ時の電力は様々な制御手法が提案されているが,キャプチャパターンのスキャン出力時の電力制御は必ずしも容易ではなくこれまでの研究も多くない本研究ではマルチサイクル BIST を活用したスキャン出力時の電力低減手法を提案するスキャン出力時に一部の FF (Flip-Flop) の値を書き換えることにより,故障検出率の低下を押さえながら,スキャン出力時の電力を低減できることを示す. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Excessive power dissipation in logic BIST is a serious problem. Although many low power BIST approaches that focus on scan-in power or capture power have been proposed, there are not so many techniques for scan-out power reduction due to the difficulty in controlling the captured test responses. In this paper, we propose a novel scan-out power reduction method for multi-cycle BIST that directly reduces scan-out power by modifying some flip-flops' values in scan chains at the last capture, and without sacrificing the test coverage. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2012-SLDM-158, 号 44, p. 1-6, 発行日 2012-11-19 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |