WEKO3
アイテム
中性子起因SEMTの電源電圧及び基板バイアス依存性測定
https://ipsj.ixsq.nii.ac.jp/records/86973
https://ipsj.ixsq.nii.ac.jp/records/86973c052f1c2-3756-40c2-ae24-174e3f6f9e08
名前 / ファイル | ライセンス | アクション |
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2100年1月1日からダウンロード可能です。
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Copyright (c) 2012 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2012-11-19 | |||||||
タイトル | ||||||||
タイトル | 中性子起因SEMTの電源電圧及び基板バイアス依存性測定 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Neutron Induced Single Event Multiple Transients With Voltage Scaling and Body Biasing | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | ディペンダブル設計 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
大阪大学大学院情報科学研究科 | ||||||||
著者所属 | ||||||||
高知工科大学システム工学群 | ||||||||
著者所属 | ||||||||
大阪大学大学院情報科学研究科 | ||||||||
著者所属 | ||||||||
大阪大学大学院情報科学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. Information Systems Engineering, Osaka University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
School of Systems Engineering, Kochi University of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. Information Systems Engineering, Osaka University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. Information Systems Engineering, Osaka University | ||||||||
著者名 |
原田, 諒
× 原田, 諒
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著者名(英) |
Ryo, Harada
× Ryo, Harada
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本稿では,中性子起因一過性複数パルス(SEMT) の測定結果を示す.まず SEMT 測定回路を提案し, 65nm プロセスで試作したテストチップを用いて SEMT の電源電圧・基板バイアス依存性を評価する.測定結果から,同一ウェル内の 6 個の隣接したインバータで同時にパルスが発生しうること,一過性パルス (SET) に占める SEMT の割合が,電源電圧 0.7V,逆基板バイアス印加時に 40% に達することを示す.また, SEMT の空間的な分布とソフトエラー有感領域間の距離の関係も議論する.最後に,一過性単一パルス (SEST) と一過性単一反転 (SESU) の発生確率から, SEMT の測定結果の妥当性を検証する. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper presents measurement results of neutron induced single event multiple transients (SEMT). We devise an SEMT measurement circuit and evaluate the dependency of SEMT on supply and body voltages using test chips fabricated in a 65nm CMOS process. Measurement results show that transients can arise simultaneously at adjacent six inverters sharing the same well, and SEMT ratio to all the single event transients reaches 40% at 0.7V with reverse body biasing. We also investigate the correlation between the spatial spreading of SEMT and the distance between sensitive nodes in layout. Furthermore, referring to the occurrence rates of single event single transient (SEST) and single event single upset (SESU), we validate the measured results. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2012-SLDM-158, 号 42, p. 1-5, 発行日 2012-11-19 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |