WEKO3
アイテム
タイミングマージンを考慮した製造後スキュー調整のためのテスト計画
https://ipsj.ixsq.nii.ac.jp/records/86958
https://ipsj.ixsq.nii.ac.jp/records/8695881de685d-67fe-46af-a4b4-7b9e74112431
名前 / ファイル | ライセンス | アクション |
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2100年1月1日からダウンロード可能です。
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Copyright (c) 2012 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2012-11-19 | |||||||
タイトル | ||||||||
タイトル | タイミングマージンを考慮した製造後スキュー調整のためのテスト計画 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Dynamic Timing-Test Scheduling for Post-Silicon Skew Tuning | |||||||
言語 | ||||||||
言語 | eng | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | システム設計技術 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
北陸先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science, Japan Advanced Institute of Science and Technology | ||||||||
著者名 |
金子, 峰雄
× 金子, 峰雄
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著者名(英) |
Mineo, Kaneko
× Mineo, Kaneko
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 製造後の個別チップに対して,あらかじめ回路に組み込まれた遅延調整回路 (PDE) にてクロックキューを調整することで,製造ばらつきによる遅延ばらつきの影響を吸収する方式が考えられている.本稿では,動作時の遅延.タイミング変動による誤動作を防ぐためのタイミング余裕を考慮した製造後スキュー調整 (PDE 調整) アルゴリズムを提案する.提案する手続きは,セットアップタイミングテスト・ホールドタイミングテストとそれに基づく PDE 調整量更新を繰り返すものであり,タイミング余裕を考慮したタイミングテストに特徴がある. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Post-Silicon Tuning is an emerging technology for improving performance-yield of VLSIs under process variations. This paper focuses especially on the post-silicon timing-skew tuning (PSST) via programmable delay elements (PDEs), and proposes a novel tuning algorithm which utilizes only the result of setup and hold timing tests, not the result of costly delay-time measurements. Regarding reliable operation against run-time delay/timing variation, we have introduced the concept of "timing margin in control-value" into PSST, and show how to manage the timing test for PDE tuning considering this kind of timing margin. Proposed PDE tuning algorithm repeats the update of control-value constraint graph (CCG) from the results of setup and hold timing tests, the update of desired PDE setting, and timing test considering timing margin. During the timing test, we need to configure PDEs with test setting patterns which are different from the desired PDE setting. The problem of minimizing the number of test setting patterns is also addressed as a novel problem which arises from timing test considering timing margin. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2012-SLDM-158, 号 27, p. 1-6, 発行日 2012-11-19 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |