コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成

• Item type: SIG Technical Reports(1)
• 公開日: 2012-10-11
• タイトル: コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成
• タイトル / 言語: en
• タイトル: Design of a Packet-Transfer-Based Dynamic Reconfigurable VLSI Processor for Reduction of a Configuration Memory Size
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 八戸工業大学工学部
• 著者所属: 東北大学大学院情報科学研究科
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Hachinohe Institute of Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Tohoku University
• 著者名: 藤岡, 与周; 亀山, 充隆
• 著者名(英): Yoshichika, Fujioka; Michitaka, Kameyama
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 動的再構成 VLSI プロセッサのコンフィグレーションメモリ容量のサイズを大幅に減少するために，レジスタトランスファレベルパケット転送法を提案している．自律的なパケットデータ転送とオフラインスケジューリング・アロケーションを効果的に用いたセミオートノマスパケットルーティングに基づき，従来の動的再構成並列 VLSI プロセッサのコンフィギュレーションメモリ容量の減少を実現している．条件分岐が存在する場合でも，パケットルーティング制御記憶容量が従来の動的再構成 VLSI と比べて十分に減少できることを明らかにしている．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Register-transfer-level packet routing scheme is proposed for intra-chip data transfer to make the size of configuration memory for dynamically reconfigurable VLSI processors greatly reduced. Configuration memory reduction in the conventional dynamically reconfigurable parallel VLSI processor can be achieved based on semi-autonomous packet routing, where both autonomous packet data transfer and offline scheduling/allocation are effectively utilized. It is demonstrated that we can make the control storage size much smaller than the conventional dynamically reconfigurable VLSI, even in the case where the CDFG contains many conditional branches.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2012-SLDM-157, 号 8, p. 1-6, 発行日 2012-10-11
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会