SLDS機構を用いたSystemC-Verilog HDLトランスレータの開発

• Item type: SIG Technical Reports(1)
• 公開日: 2012-02-24
• タイトル: SLDS機構を用いたSystemC-Verilog HDLトランスレータの開発
• タイトル / 言語: en
• タイトル: Development of SystemC－Verilog HDL Translator Using SLDS Mechanism
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: ソフトウェア／ハードウェア協調設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京電機大学大学院理工学研究科
• 著者所属: 東京電機大学大学院理工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Engineering, Tokyo Denki University
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Engineering, Tokyo Denki University
• 著者名: 佐藤, 賢文; 三井, 浩康
• 著者名(英): Masafumi, Sato; Hiroyasu, Mitsui
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，企業間ではシステムレベル設計言語を用いたHW/SW協調設計の普及が進んでいる。しかし，教育機関での普及は使用するツール （例：動作合成ツール） が高価であるといった背景により，途上である。本研究では，学生がシステムレベル設計言語を用いた HW/SW 協調設計を学ぶために，動作合成ツールの代替として，SystemC-Verilog HDL トランスレータを開発する。トランスレータ開発のためにフロントエンド，ミドルエンドは新規に開発し，バックエンドは Design Methodology Lab 提供の論理合成 CAD ツール 「Simple Logic Design System(SLDS)」 の機構を利用した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In recent years, the HW/SW co-design method using system-level design language has become popular in many enterprises. However, the education in universities has not been developed enough due to the expensive cost of using tools (example: Behavior Synthesis Tool). In this paper, the SystemC-Verilog HDL Translator is proposed and developed as substitute for a expensive behavior synthesis tool, in order to help students learn HW/SW co-design method using system-level design language in universities. For developing translator, front-end and middle-end were developed newly in this research and Simple Logic Design System (SLDS), which is a logic synthesis CAD tool supplied by Design Methodology Lab was used for the back-end of this translator. The C language was used for developing the translator. In the front-end, the mechanism that analyzes SystemC and saves analysis result into the syntactic tree was developed. In the middle-end, the mechanism that generates HPLS language based on the syntactic trees, which are generated in the front-end, was developed, in order to use the mechanism of SLDS that can convert HPLS language to Verilog HDL.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2012-EMB-24, 号 26, p. 1-6, 発行日 2012-02-24
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会