WEKO3
アイテム
ヘテロジニアスなマルチコアプロセッサ向けI/O制御機構の設計と実装
https://ipsj.ixsq.nii.ac.jp/records/80908
https://ipsj.ixsq.nii.ac.jp/records/8090879a2f689-d9ff-4dec-907b-5f63fd2e67e7
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-EMB12024016.pdf (714.7 kB)
2100年1月1日からダウンロード可能です。
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Copyright (c) 2012 by the Institute of Electronics, Information and Communication Engineers
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| EMB:会員：¥0, DLIB:会員：¥0 | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2012-02-24 | |||||||
| タイトル | ||||||||
| タイトル | ヘテロジニアスなマルチコアプロセッサ向けI/O制御機構の設計と実装 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Design and Implementation of I/O Control Mechanism for Heterogeneous Multi-Core Processors | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | GPUとマルチコア | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Science and Technology, Keio University | ||||||||
| 著者名 |
川口, 雄輝
× 川口, 雄輝
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| 著者名(英) |
Yuki, Kawaguchi
× Yuki, Kawaguchi
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 組込みシステム向けマルチコアアーキテクチャでは，アプリケーションに合わせて大きさや機能及び速度の異なるプロセッサ，メモリ，及び各種 I/O を接続したヘテロジニアスな構成が有効である．とりわけ，組込みシステムの特色でもある各種 I/O 処理を低遅延かつ高スループットで実現できるマルチコアプロセッサ向け I/O 制御機構の実現が望まれる．そこで本研究ではマルチコアプロセッサにおいて I/O 処理専用のコアを持つヘテロジニアスなマルチコアプロセッサを想定し，そのコアに I/O 制御機構を設計，実装することで効率的な I/O 処理を実現する．設計した I/O 制御機構はハードウェアによる I/O リクエストの管理と I/O デバイスとの通信を可能とし，ソフトウェアでの I/O 制御をした場合と比べ，低遅延かつ高スループットな I/O 操作を実現した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Heterogeneous multi-core architecture that consists of processors, memory modules, and I/O devices with various sizes, functions, and speeds is one of attractive solutions for embedded systems. In particular, a control mechanism that supports low-latency and high-throughput I/O processing is required for various I/O devices on the heterogeneous multi-core processors. In this paper, we design and implement a dedicated I/O processor for heterogeneous multi-core architecture with various I/O devices. The dedicated I/O core has a hardware mechanism which is in charge of efficient I/O request management and communication with I/O devices. Evaluation results show that the dedicated I/O core improves the I/O access latency and throughput compared with software-based I/O processing. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA12149313 | |||||||
| 書誌情報 |
研究報告組込みシステム（EMB） 巻 2012-EMB-24, 号 16, p. 1-6, 発行日 2012-02-24 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
