3次元積層向けブロック配置問題の検討

• Item type: SIG Technical Reports(1)
• 公開日: 2011-04-06
• タイトル: 3次元積層向けブロック配置問題の検討
• タイトル / 言語: en
• タイトル: Examination of block arrangement problem on 3D integrated microprocessor
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems
• 著者名: 松村, 雄貴; 三好, 健文; 吉永, 努; 入江, 英嗣
• 著者名(英): Yuki, Matsumura; Takeufmi, Miyoshi; Tsutomu, Yosinaga; Hidetsugu, Irie
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 貫通電極を用いた３次元積層技術の進歩により，z軸方向を活用したプロセッサが現実的となってきた．面積増，配線短縮などによるプロセッサ性能のブレイクスルーが期待されている一方，プロセッサコアの３次元化やその設計手法，効果の研究は始まったばかりである．本研究では，プロセッサパイプラインシミュレータの実行結果をもとにブロックレベルの初期検討を行った．各ブロック及びブロック間配線の消費電力を見積もり，これを最小化することで３次元プロセッサ内のブロック配置を最適化する手法により，3次元プロセッサコアのデザインを得た．ブロックレベルで3次元化したプロセッサコアの簡単な配置最適化と見積もりでは，平面配置に対してブロック間通信負荷を約半分に削減できることが分かった．またブロックレベルであれば，最適化も現実的であることが分かった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: By progress of 3D integrated technology with Through‐Silicon‐Via (TSV), processor which exploits z-axis becomes practical. It is expected that processor performance improves with increase of available hardware resource and reduction of wiring length. Meanwhile, the studies of 3D processors integration, designing methods for them, and the efficiency are just beginning. In this paper, discussion of block-level for 3D integrated processor is studied by the execution result of processor pipeline simulator, preliminarily. Power consumption of each block and wiring between blocks is estimated, and a 3D integrated processor core design is generated by an optimizing method for allocating blocks in the processor in manner of minimizing the estimated power consumption. It is shown that the estimated communication cost of blocks in the block-level optimized 3D integrated processor is about half as much as the cost of 2D integrated processor core. It is also found that the optimization of allocation at the block-level is practical.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2011-ARC-195, 号 10, p. 1-6, 発行日 2011-04-06
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会