3次元積層プロセッサ・アーキテクチャの研究動向

• Item type: SIG Technical Reports(1)
• 公開日: 2011-01-13
• タイトル: 3次元積層プロセッサ・アーキテクチャの研究動向
• タイトル / 言語: en
• タイトル: Research Trends: 3D Integrated Microprocessor/Memory Architectures
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 招待講演
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州大学
• 著者所属(英): en
• 著者所属(英): Kyushu University
• 著者名: 井上, 弘士
• 著者名(英): Koji, Inoue
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: マイクロプロセッサの継続的な発展を可能にする新しいアプローチとして3次元積層デバイスの活用が国内外で注目を集めている．複数ダイを製造後に積層することにより，微細化に頼らない集積度の向上が可能となる．また，これまでの 2 次元実装 LSI においては，回路の大規模化に伴いブロック間接続のための配線が長くなり，引いては動作周波数の低下や消費電力の増大を招くといった問題があった．これに対し，3 次元積層 LSI では，3 次元方向へ回路を集積することで短い配線長を維持しつつ，回路を大規模化できるといった利点がある．これに加え，DRAM とロジックのように異なるプロセスを製造した複数のダイを積層し，これらの間を多数の貫通ビア （TSV：Through Silicon Via） で接続することにより，従来の複数チップ構成では実現し得なかった極めて高いメモリバンド幅の活用が可能となる．本講演では，特にマイクロプロセッサとメモリに焦点を当て，3 次元積層アーキテクチャの研究動向を紹介する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: 3D integration is one of the hottest topics in wide area such as VLSI device, computer architecture, design methodology, and so on. By means of stacking multiple dies, we can integrate more functions into a single chip. There are many advantages in this kind of stacking approaches. First, we can reduce the negative effects of long wires in terms of latency and power consumption. Second, it is easy to stack multiple dies which are fabricated in different process technologies, such as DRAM and high-speed logics. Third, we can achieve high on-chip communication bandwidth by exploiting TSVs (Through Silicon Vias). In this talk, I will introduce the trends in research targeting on 3D integrated microprocessor and memory architectures.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2011-ARC-193, 号 4, p. 1-4, 発行日 2011-01-13
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会