リオーダ・バッファの仮想的な拡大による先行実行

• Item type: SIG Technical Reports(1)
• 公開日: 2010-07-27
• タイトル: リオーダ・バッファの仮想的な拡大による先行実行
• タイトル / 言語: en
• タイトル: Instruction Pre-Execution with a Virtual Reorder Buffer
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサ高速化手法
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属: 名古屋大学大学院工学研究科／現在，株式会社デンソー
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University / Presently with Denso Corporation
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者名: 市原, 敬吾; 田中, 雄介; 安藤, 秀樹
• 著者名(英): Keigo, Ichihara; Yusuke, Tanaka; Hideki, Ando
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: データ・プリフェッチを実現する方法のひとつに，命令の先行実行がある．一般に，命令の実行タイミングは資源制約によって制限される．特にリオーダ・バッファ （ROB: Reorder Buffer） 及び物理レジスタはプロセッサがサポートする in-flight 命令数を規定し，これが利用可能でなければ，命令の実行はフロントエンドでストールする．これらの資源制約を緩和し，本来の in-flight 命令数を越える命令を実行可能とすれば，先行実行を実現できる．本論文では仮想的に ROB を拡大し，実 ROB 及び物理レジスタを割り当てないまま命令を発行キューへ挿入し，先行実行させる方式を提案する．先行実行はこれらの資源を割り当てられていないため，実行を終了することはできないが，キャッシュ・ミスを早期に発生させることで，プリフェッチを実現できる．SPECfp2000 ベンチマークを用いて評価を行った結果，128 エントリの ROB を 8 倍に仮想的に拡大した場合，本手法を用いない場合に比べ 46% の性能向上を達成した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Instruction pre-execution is one of methods of data prefetching. In general, instruction execution is constrained by data dependences and resource constraints. In particular, reorder buffer (ROB) and physical registers are critical, because they strictly determine the number of in-flight instructions. If we can alleviate these constraints, we are allowed instructions to be executed beyond the determined number of in-flight instructions. This paper proposes a virtual reorder buffer, which allows pre-execution by allocating neither ROB nor physical registers. In our scheme, even if the ROB entries run out, renamed instructions are inserted into the issue queue with allocating neither ROB nor physical registers. These instructions are pre-executed when their source operands become available. If an pre-executed load causes a cache miss, it moves data to the cache, resulting a prefetch. Our evaluation results using SPECfp2000 benchmark show that our scheme improves performance by 46% over a processor without pre-execution.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2010-ARC-190, 号 25, p. 1-9, 発行日 2010-07-27
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会